Landgericht Düsseldorf, 4b Zivilkammer — 4b O 144/16

Die Klägerin ist seit dem X im Patentregister als Inhaberin des auch mit Wirkung für die Bundesrepublik Deutschland erteilten europäischen Patents X eingetragen (Anlage AR A 1, im Folgenden: Klagepatent).

Das Klagepatent wurde am X unter Inanspruchnahme einer Priorität vom X angemeldet. Die Anmeldung des Klagepatents wurde am X, seine Erteilung am X veröffentlicht. [XXX] über die bislang noch nicht X. Der deutsche Teil des Klagepatents steht in Kraft.

Das Klagepatent betrifft ein Konzept zur sicheren Datenkommunikation zwischen elektrischen Bausteinen.

Anspruch 1 des Klagepatents lautet wie folgt:

„Codierer (16) zum Codieren eines Datenworts mit einer Vielzahl von Bits, um bei einer Übertragung des Datenworts bezüglich eines Synchronen Schalt-rauschens SSN eine zuverlässige Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten, wobei jedes Bit des Datenworts auf einer Bus-leitung eines Datenbusses (14) mit einer Mehrzahl von Busleitungen parallel übertragbar ist, und wobei jedes Bit einen von zwei Zuständen annehmen kann, mit folgenden Merkmalen:

einer Komparatoreinrichtung (30) zum Untersuchen des Datenworts, um fest-zustellen, ob eine erste Anzahl von Bits mit einem ersten logischen Zustand des Datenworts von einer zweiten Anzahl von Bits mit einem zweiten logi-schen Zustand des Datenworts um mehr als eine vorbestimmte Schwelle ab-weicht, wobei die vorbestimmte Schwelle gewählt ist, um bei einer Unter-schreitung der vorbestimmten Schwelle eine sichere Übertragung des Da-tenworts bezüglich einer zuverlässigen Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten, wobei die Komparatoreinrichtung (30) ei-nen Komparatorausgang aufweist;

einer Einrichtung zum Ändern des Zustands einer Mehrzahl von Bits des Da-tenworts, um ein codiertes Datenwort zu erzeugen, wenn das Datenwort die vorbestimmte Schwelle überschreitet, wobei die Einrichtung zum Ändern eine von der Anzahl von Busleitungen abhängige Anzahl von programmierbaren Invertierereinrichtungen (32) aufweist, um eine genügend große Anzahl von Bits des Datenworts zu verändern, um das synchrone Schaltrauschen SSN bei der Übertragung des codierten Datenworts zu vermindern oder zu vermeiden, wobei die programmierbaren Invertierereinrichtungen (32) Steu-eranschlüsse aufweisen, die mit dem Komparatorausgang verbunden sind;

einem Signaltreiber (20), der mit dem Komparatorausgang verbunden ist, zum Übertragen des Ausgangssignals der Komparatoreinrichtung (30) als Hilfsin-formation auf einer zusätzlichen Datenleitung (22).“

Anspruch 11 des Klagepatents lautet:

„Verfahren zum Codieren eines Datenworts mit einer Vielzahl von Bits, um bei einer Übertragung des Datenworts bezüglich eines Synchronen Schaltrauschens SSN eine zuverlässige Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten, wobei das Datenwort auf einem Datenbus (14) mit einer Mehrzahl von Busleitungen parallel übertragbar ist, wobei für jedes Bit eine Busleitung vorgesehen ist, und wobei jedes Bit einen von zwei Zuständen annehmen kann, mit folgenden Schritten:

Untersuchen des Datenworts mit einer Komparatoreinrichtung, um festzustellen, ob eine erste Anzahl von Bits mit einem ersten logischen Zustand des Datenworts von einer zweiten Anzahl von Bits mit einem zweiten logischen Zustand des Datenworts um mehr als eine vorbestimmte Schwelle abweicht, wobei die vorbestimmte Schwelle gewählt ist, um bei einer Unterschreitung der vorbestimmten Schwelle eine sichere Übertragung des Datenworts bezüglich einer zuverlässigen Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten, wobei die Komparatoreinrichtung einen Komparatorausgang aufweist;

Ändern des Zustands einer Mehrzahl von Bits des Datenworts mit einer Anzahl von programmierbaren Invertierereinrichtungen, um ein codiertes Datenwort zu erzeugen, wenn das Datenwort die vorbestimmte Schwelle überschreitet, wobei die Anzahl von programmierbaren Invertierereinrichtungen von der Anzahl von Busleitungen abhängt, um eine genügend große Anzahl von Bits des Datenworts zu verändern, um das synchrone Schaltrauschen SSN bei der Übertragung des codierten Datenworts zu vermindern oder zu vermeiden, wobei die programmierbaren Invertierereinrichtungen Steueranschlüsse aufweisen, die mit dem Komparatorausgang verbunden sind;

und Übertragen des Ausgangssignals der Komparatoreinrichtung mit einem Signaltreiber (20), der mit dem Komparatorausgang verbunden ist, als Hilfsinformation auf einer zusätzlichen Datenleitung.“

Ursprünglich war die X eingetragene Inhaberin des Klagepatents.

Unter dem X schloss die X (vertreten durch den Insolvenzverwalter) einen Übertragungsvertrag mit der X, welcher u.a. das Klagepatent zum Gegenstand hatte. Wegen der Einzelheiten wird auf die Anlage AR A 10a nebst Anlagen, vorgelegt als Anlage AR A 10b und 10c, sowie das Vollzugsprotokoll nebst Anlage, AR A 11 und 11a Bezug genommen.

Unter dem 29. Mai 2015 kam es zur Unterzeichnung eines weiteren Übertragungsvertrages zwischen der X und der Klägerin, mit dem das Klagepatent übertragen werden sollte. Wegen der Einzelheiten wird auf die Anlage AR A 12 Bezug genommen.

Der „Graphics Double Data Rate (GDDR5) SGRAM“ Standard der Standardisierungsorganisation JEDEC Solid State Technology Association gewährleistet die Kompatibilität zwischen Arbeitsspeichern und Prozessoren. Er umfasst unter anderem auch den hier streitgegenständlichen Standard GDDR5 SGRAM mit der Nummer JESD212C, der als Anlage AR A 9 vorliegt. Ebenso umfasst ist der Standard GDDR5X SGRAM mit der Nummer JESD232A, der als Anlage AR A 16 vorliegt. Streitgegenständlich ist ebenso der Standard GDDR6 SGRAM mit der Nummer JESD250, der als Anlage AR A 29 vorliegt. Alle drei Standards (nachfolgend: die Standards) sind im Hinblick auf die hier streitgegenständlichen technischen Ausführungen identisch.

X Beklagte zu 1) [XXX] Beklagte zu 2) X

[XXX]

Die Klägerin stellte aus dem X Patenten und Patentanmeldungen aus X Patentfamilien bestehenden Portfolio der X ein Portfolio von X Patenten und Patentanmeldungen aus X Patentfamilien zusammen (nachfolgend: zu lizenzierendes Portfolio) und trat an die Beklagte zu 1) heran mit dem Ziel, dieses

(Unter-) Portfolio zu lizenzieren. Sodann traten die Klägerin und die Beklagte zu 1) in Gespräche ein.

[XXX] wandte sich die Klägerin an die Beklagte zu 1) und ihre weltweit verbundenen Unternehmen (nachfolgend: X) und teilte mit, dass sie davon überzeugt sei, dass die Beklagten die Patente der Klägerin durch Herstellung, Angebot und Vertrieb GDDR5-kompatibler Produkte verletzten. Zugleich unterbreiteten sie X ein Angebot auf Abschluss eines Lizenzvertrages. Insofern wurden drei Optionen angeboten, einmal laufende Lizenzzahlungen und einmal zwei verschiedene Varianten einer Einmalzahlung. Wegen der Einzelheiten [XXX] wird auf die Anlage AR A 19 nebst Anlagen (teilweise in deutscher Übersetzung als AR A 19a) Bezug genommen.

[XXX] antwortete die X der Klägerin und wies das Angebot unter Hinweis darauf, weiterhin bereit zu sein, vernünftige Lizenzbedingungen zu diskutieren, zurück. In dem Schreiben erläuterte die X die Gründe, warum sie das Angebot der Klägerin für nicht FRAND halte. Zugleich unterbreitete X der Klägerin ein Gegenangebot [XXX]. Wegen der Einzelheiten des [XXX] wird auf die Anlage AR A 21 Bezug genommen.

Zuletzt unterbreitete X der Klägerin X ein Lizenzangebot [XXX]. [XXX] übermittelten die Beklagten der Klägerin das Original einer Bürgschaft über einen Betrag von X. Wegen der Einzelheiten des Schreibens und des Lizenzangebots [XXX] wird auf die Anlagen B 39 und B 53, in deutscher Übersetzung die Anlage B 39a und B 53a, Bezug genommen.

[XXX]

Die Klägerin ist weiter der Ansicht, die angegriffene Ausführungsform verletze das Klagepatent nach Anspruch 1 unmittelbar. Weiter liege auch eine mittelbare Verletzung des Anspruchs 11 vor, da die angegriffene Ausführungsform X die einzelnen Verfahrensschritte ausführe, die sich in den Standards wiederfänden.

Das Klagepatent erfasse sowohl den Vergleich des zu übertragenden mit dem vorausgehenden Datenwort als auch einen Vergleich von Bits innerhalb des vorliegenden zu übertragenden Datenworts. Der Vorteil läge bei letzterem darin, dass der aufwändigere Vergleich zu dem vorausgegangenen Datenwort vermieden werden könne. Der Anspruch erfasse beide Alternativen.

Um SSN zu vermeiden, sei die Anzahl von Signalwechseln in dieselbe Richtung zu begrenzen. Die negativen Effekte bei sieben Signalwechseln von 1 auf 0 seien größer als bei jeweils vier Signalwechseln von 1 auf 0 und umgekehrt. Das Klagepatent verlange nicht, bei jedem zu übertragenden Datenwort die Anzahl an Schaltvorgängen zu begrenzen, sondern es reiche eine genügend große Anzahl von Bits des Datenworts, so dass eine begrenzte Anzahl von Schaltvorgängen in dieselbe Richtung unproblematisch sei.

Des Weiteren sei es nicht zwingend, dass das Datenwort mit der Busbreite identisch sei. Der Anspruch sei in dieser Hinsicht nicht beschränkt. Ein Datenwort sei eine Vielzahl von Bits, die zum Zwecke der Invertierung bearbeitet werde.

Das Klagepatent fordere auch nicht, dass die Abweichung um mehr als eine vorbestimmte Schwelle sowohl für die Bits mit dem ersten als auch für die Bits mit dem zweiten Zustand ermittelt werden müssen. Zwei Schwellwerte wären unzweckmäßig, da ohne technischen Mehrwert.

Eine programmierbare Invertierereinrichtung im Sinne des Klagepatents liege darin, dass die Bits je nach Programmierung der Invertierereinrichtungen entweder invertiert werden oder nicht.

Ferner sei jede Verbindung der Invertierereinrichtung mit dem Komparatorausgang ausreichend, die ihre Steuerung erfülle. Die Zwischenschaltung weiterer Bauteile sei für die Entstehung von SSN letztlich nicht relevant.

Im Rahmen der Standards sei es ausreichend, dass die standardgemäße Invertierung des zu übertragenden Datenworts bei mehr als vier 0-Bits die Reduzierung von SSN tatsächlich gewährleiste. Darüber hinaus bestehe ein unmittelbarer Zusammenhang zwischen der Reduzierung des Stromverbrauchs und dem Auftreten des SSN.

In den Standards sei der Schwellwert > 4 0-Bits angegeben. Die Anzahl an 1-Bits sei identisch zu der Anzahl an 0-Bits oder höher als die Anzahl der 0-Bits. Es dürfe nach den Standards maximal null 0-Bits mehr als 1-Bits geben, die Anzahl an 0-Bits gegenüber der Anzahl an 1-Bits dürfe also maximal identisch sein. Anderenfalls werde invertiert. Die Differenz der 0-Zustände und der 1-Zustände sei bei einem Datenwort konstanter Länge nach den Standards bereits ersichtlich, wenn nur ein Zustand gezählt werde. Die Standards invertierten byteweise.

Bei der angegriffenen Ausführungsform verfüge jede Signalleitung über eine programmierbare Invertierereinrichtung, nicht nur jede zweite, so dass das Beispiel des klägerischen Parteigutachters irrelevant sei. Zugleich werde aber sogar bei diesem Beispiel SSN reduziert, da die Schaltvorgänge in eine Richtung auf zwei begrenzt und damit reduziert seien. Im Übrigen sei das Beispiel weder Gegenstand des Klagepatents noch der Standards.

Die Schwelle sei so gewählt, dass bei einer Unterschreitung eine sichere Übertragung des Datenworts bezüglich einer zuverlässigen Bewertung des Zustandes jedes Bits durch den Empfänger gewährleistet sei, da in keiner Richtung mehr als vier gleichzeitige Schaltungen auftreten können. Dies reduziere das Risiko von Versorgungsspannungseinbrüchen.

Die Invertierereinrichtungen arbeiteten nicht dauerhaft, sondern könnten mittels ihrer Steueranschlüsse ein Signal für ein Bit selektiv invertieren oder nicht. Insofern seien sie auch programmierbar.

In den Standards diene das NOR-Gatter allein der Aktivierung der standardgemäßen Datenbusinvertierung als Ganzes bzw. dazu, Data Bus Inversion (= DBI) als Ganzes an- bzw. auszuschalten.

Die Klägerin ist der Ansicht, der FRAND-Einwand der Beklagten greife nicht durch. [XXX]

Die Klägerin ist weiter der Ansicht, dass – selbst wenn das Klagepatent eine marktbeherrschende Stellung begründe – die vom EuGH in der Entscheidung „Huawei Technologies/ZTE“ aufgestellten Grundsätze nicht zur Anwendung gelangten, weil eine FRAND-Erklärung nicht ersichtlich sei. Die Rechtsvorgängerin der Klägerin, die X, habe das Klagepatent gegenüber der Standardisierungsorganisation JEDEC nicht als SEP deklariert. Auch sie – die Klägerin – habe eine FRAND-Erklärung nicht abgegeben. Abgesehen davon habe sie mit ihrem Angebot vom X entsprechend den Vorgaben des EuGH auf die Verletzung des Klagepatents durch die Beklagten hingewiesen. [XXX] Letztlich sei eine ernsthafte Diskussion über FRAND-Lizenzbedingungen nicht möglich gewesen und der Unterlassungsantrag schließlich unumgänglich gewesen. Ungeachtet dessen habe sie – die Klägerin – mit dem Schreiben vom 21. Dezember 2017 ein Angebot gemacht, das FRAND sei.

[XXX] Zwar sei der Lizenzmarkt für Halbleiterspeicherprodukte intransparent, aber in ihrem Angebot habe sie – die Klägerin – gezeigt, dass Lizenzen bis zu X vom Nettoverkaufspreis üblich seien. Ihr Angebot laufender Lizenzzahlungen gehe von [XXX] Dies sei im Hinblick auf den Wert des Portfolios angemessen. Dieser ergebe sich aus der [XXX] Das von ihr – der Klägerin – angebotene Portfolio enthalte nur Patente, die für die Beklagten besonders relevant seien. Die Bedeutung des Klagepatents lasse sich daran erkennen, dass es noch heute in den aktuellen Standards eingesetzt werde.

Ihr Angebot sei auch nicht diskriminierend gegenüber anderen Lizenznehmern. [XXX]

Es sei auch bekannt, dass die Beklagten mit X einen Lizenzvertrag geschlossen hätten. [XXX]

Im Übrigen obliege es den Beklagten, zum Missbrauch einer marktbeherrschenden Stellung vorzutragen. Sie – die Klägerin – habe allenfalls eine sekundäre Darlegungslast, wenn den Beklagten der Lizenzierungsmarkt nicht bekannt sei. Das sei aber nicht der Fall, weil [XXX]

Sie habe im Übrigen im branchenüblichen Umfang vorgetragen. Insbesondere – so die Behauptung der Klägerin – sei eine detaillierte Analyse des zu lizenzierenden Portfolios in vergleichbaren Lizenzverhandlungen nicht üblich, da kaum zu leisten und zu überprüfen. Auch wenn claimcharts nicht erstellt worden seien, [XXX] konkret vorgetragen worden. Den Marktteilnehmern sei im Übrigen bekannt, dass die Portfolios von Wettbewerbern wie X, X oder X werthaltige Schutzrechte und SEPs enthielten.

Die Klägerin hält das Gegenangebot der Beklagten für nicht FRAND. [XXX]

Die Klägerin beantragt, nachdem sie den Antrag auf Vernichtung der Erzeugnisse gegen die Beklagte zu 1) zurückgenommen hat, nunmehr

I.

die Beklagten zu verurteilen,

1.

der Klägerin darüber Auskunft zu erteilen, in welchem Umfang sie (die Be-klagten) die nachfolgend bezeichneten Handlungen seit dem 1. Januar 2013 begangen haben, nämlich

a)

Codierer (16) zum Codieren eines Datenworts mit einer Vielzahl von Bits, um bei einer Übertragung des Datenworts bezüglich eines Synchronen Schaltrauschens SSN eine zuverlässige Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten, wobei jedes Bit des Datenworts auf einer Busleitung eines Datenbusses (14) mit einer Mehrzahl von Busleitungen parallel übertragbar ist, und wobei jedes Bit einen von zwei Zuständen annehmen kann, mit folgenden Merkmalen:

einer Komparatoreinrichtung (30) zum Untersuchen des Datenworts, um festzustellen, ob eine erste Anzahl von Bits mit einem ersten logischen Zustand des Datenworts von einer zweiten Anzahl von Bits mit einem zweiten logischen Zustand des Datenworts um mehr als eine vorbestimmte Schwelle abweicht, wobei die vorbestimmte Schwelle gewählt ist, um bei einer Unterschreitung der vorbestimmten Schwelle eine sichere Übertragung des Datenworts bezüglich einer zuverlässigen Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten, wobei die Komparatoreinrichtung (30) einen Komparatorausgang aufweist;

einer Einrichtung zum Ändern des Zustands einer Mehrzahl von Bits des Datenworts, um ein codiertes Datenwort zu erzeugen, wenn das Datenwort die vorbestimmte Schwelle überschreitet, wobei die Einrichtung zum Ändern eine von der Anzahl von Busleitungen abhängige Anzahl von programmierbaren Invertierereinrichtungen (32) aufweist, um eine genügend große Anzahl von Bits des Datenworts zu verändern, um das synchrone Schaltrauschen SSN bei der Übertragung des codierten Datenworts zu vermindern oder zu vermeiden, wobei die programmierbaren Invertierereinrichtungen (32) Steueranschlüsse aufweisen, die mit dem Komparatorausgang verbunden sind;

einem Signaltreiber (20), der mit dem Komparatorausgang verbunden ist, zum Übertragen des Ausgangssignals der Komparatoreinrichtung (30) als Hilfsinformation auf einer zusätzlichen Datenleitung (22);

in der Bundesrepublik Deutschland angeboten, in Verkehr gebracht oder gebraucht haben oder zu den genannten Zwecken eingeführt oder besessen haben;

sowie

b)

anderen als zur Benutzung der Erfindung berechtigten Personen in der Bundesrepublik Deutschland Codierer zur Benutzung der Erfindung im Inland angeboten oder geliefert hat, die zur Anwendung eines Verfahrens geeignet sind,

zum Codieren eines Datenworts mit einer Vielzahl von Bits, um bei einer Übertragung des Datenworts bezüglich eines Synchronen Schaltrauschens SSN eine zuverlässige Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten, wobei das Datenwort auf einem Datenbus (14) mit einer Mehrzahl von Busleitungen parallel übertragbar ist, wobei für jedes Bit eine Busleitung vorgesehen ist, und wobei jedes Bit einen von zwei Zuständen annehmen kann, mit folgenden Schritten:

Untersuchen des Datenworts mit einer Komparatoreinrichtung, um festzustellen, ob eine erste Anzahl von Bits mit einem ersten logischen Zustand des Datenworts von einer zweiten Anzahl von Bits mit einem zweiten logischen Zustand des Datenworts um mehr als eine vorbestimmte Schwelle abweicht, wobei die vorbestimmte Schwelle gewählt ist, um bei einer Unterschreitung der vorbestimmten Schwelle eine sichere Übertragung des Datenworts bezüglich einer zuverlässigen Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten, wobei die Komparatoreinrichtung einen Komparatorausgang aufweist;

Ändern des Zustands einer Mehrzahl von Bits des Datenworts mit einer Anzahl von programmierbaren Invertierereinrichtungen, um ein codiertes Datenwort zu erzeugen, wenn das Datenwort die vorbestimmte Schwelle überschreitet, wobei die Anzahl von programmierbaren Invertierereinrichtungen von der Anzahl von Busleitungen abhängt, um eine genügend große Anzahl von Bits des Datenworts zu verändern, um das synchrone Schaltrauschen SSN bei der Übertragung des codierten Datenworts zu vermindern oder zu vermeiden, wobei die programmierbaren Invertierereinrichtungen Steueranschlüsse aufweisen, die mit dem Komparatorausgang verbunden sind; und Übertragen des Ausgangssignals der Komparatoreinrichtung mit einem Signaltreiber (20), der mit dem Komparatorausgang verbunden ist, als Hilfsinformation auf einer zusätzlichen Datenleitung;

und zwar unter Angabe

(1) der Namen und Anschriften der Hersteller, Lieferanten und anderer Vorbesitzer,

(2) der Namen und Anschriften der gewerblichen Abnehmer sowie der Verkaufsstellen, für die die Erzeugnisse bestimmt waren,

(3) der Menge der hergestellten, ausgelieferten, erhaltenen oder bestellten Erzeugnisse sowie der Preise, die für die betreffenden Erzeugnisse bezahlt wurden;

wobei zum Nachweis der Angaben die entsprechenden Kaufbelege (nämlich Rechnungen, hilfsweise Lieferscheine) in Kopie vorzulegen sind und geheimhaltungsbedürftige Details außerhalb der auskunftspflichtigen Daten geschwärzt werden dürfen;

2.

der Klägerin darüber in einer geordneten Aufstellung in einer mittels EDV auswertbaren elektronischen Form Rechnung zu legen, in welchem Umfang sie (die Beklagten) die zu Ziffer I. 1. bezeichneten Handlungen seit dem 1. Januar 2013 begangen haben, und zwar unter Angabe

a) der einzelnen Lieferungen, aufgeschlüsselt nach Liefermengen, -zeiten, -preisen und Typenbezeichnungen sowie den Namen und Anschriften der Abnehmer,

b) der einzelnen Angebote, aufgeschlüsselt nach Angebotsmengen,

-zeiten, -preisen und Typenbezeichnungen sowie den Namen und Anschriften der Angebotsempfänger,

c) der betriebenen Werbung, aufgeschlüsselt nach Werbeträgern, deren Auflagenhöhe, Verbreitungszeitraum und Verbreitungsgebiet,

d) der nach den einzelnen Kostenfaktoren aufgeschlüsselten Gestehungskosten und des erzielten Gewinns,

wobei den Beklagten vorbehalten bleibt, die Namen und Anschriften der nichtgewerblichen Abnehmer und der Angebotsempfänger statt der Klägerin einem von der Klägerin zu bezeichnenden, ihr gegenüber zur Verschwiegenheit verpflichteten, in der Bundesrepublik Deutschland ansässigen, vereidigten Wirtschaftsprüfer mitzuteilen, sofern die Beklagten dessen Kosten tragen und ihn ermächtigen und verpflichten, der Klägerin auf konkrete Anfrage mitzuteilen, ob ein bestimmter Abnehmer oder Angebotsempfänger in der Aufstellung enthalten ist;

3.

bei Meidung eines für jeden Fall der Zuwiderhandlung festzusetzenden Ordnungsgeldes bis zu € 250.000,00 – ersatzweise Ordnungshaft – oder einer Ordnungshaft bis zu sechs Monaten, im Fall wiederholter Zuwiderhandlung bis zu insgesamt zwei Jahren, wobei die Ordnungshaft hinsichtlich der Beklagten an ihren gesetzlichen Vertretern zu vollziehen ist,

die in dem Antrag zu Ziffer I.1 bezeichneten Handlungen künftig zu unterlassen;

4.

nur die Beklagte zu 2): die in ihrem unmittelbaren oder mittelbaren Besitz oder in ihrem Eigentum befindlichen, unter Ziffer I.1.a) bezeichneten Erzeugnisse zu vernichten oder an einen von der Klägerin zu benennenden Gerichtsvollzieher zum Zwecke der Vernichtung auf Kosten der Beklagten herauszugeben;

5.

die unter I.1.a) bezeichneten Erzeugnisse gegenüber den gewerblichen Abnehmern unter Hinweis auf den gerichtlich (Urteil des Landgerichts Düsseldorf vom…) festgestellten patentverletzenden Zustand der Sache und mit der verbindlichen Zusage zurückzurufen, etwaige Entgelte zu erstatten sowie notwendige Verpackungs- und Transportkosten sowie mit der Rückgabe verbundene Zoll- und Lagerkosten zu übernehmen und die Erzeugnisse wieder an sich zu nehmen;

wobei sich die vorstehenden Anträge unter I. 1. a) und b) sowie die Anträge zu Ziffern I.3, I.4, I.5 nicht gegen SGRAM-Bausteine richten;

II.

festzustellen, dass die Beklagten als Gesamtschuldner verpflichtet sind, der Klägerin allen Schaden zu ersetzen, die der X in der Zeit vom 1. Januar 2013 bis zum 8. Oktober 2014, der X in der Zeit vom 9. Oktober 2014 bis zum 5. Juli 2015 und der Klägerin seit dem 6. Juli 2015 durch Handlungen entsprechend der Ziffer I. 1. entstanden ist und noch entstehen wird.

Die Beklagten beantragen,

die Klage abzuweisen,

hilfsweise

den Rechtsstreit gemäß § 148 ZPO bis zur erstinstanzlichen Entscheidung über die anhängige Nichtigkeitsklage betreffend das X (Az. X) auszusetzen.

[XXX]

Die Beklagte meint, dass das Klagepatent nicht auf einen Vergleich einzelner Bits innerhalb eines einzigen Datenwortes abstelle, sondern auf den Vergleich des zu übertragenden Datenworts mit dem unmittelbar davor übertragenen Datenwort, um festzustellen, ob die Anzahl von Schaltungen identischer Werte zwischen dem ersten Datenwort und dem zweiten Datenwort eine vorbestimmte Schwelle übersteige. Es gehe um eine Abweichung zwischen einer ersten Anzahl Bits mit einem ersten logischen Zustand des Datenworts und einer zweiten Anzahl von Bits mit einem zweiten logischen Zustand des Datenworts. Es komme auf die Differenz an. Daher müssten die Schaltvorgänge in beide Richtungen begrenzt werden. Ein SSN könne nur verhindert werden, wenn nicht zu viele oder zu wenige Bits mit einem bestimmten Bitwert vorlägen, wobei beide Fälle für die Frage nach dem Abweichen der vorbestimmten Schwelle zu berücksichtigen seien. Es komme bei der Vermeidung von SSN darauf an, die maximale Anzahl von Signalwechseln in eine Richtung zu begrenzen.

Der Anspruch 1 und die Unteransprüche 2 und 3 unterschieden bereits zwischen dem logischen Zustand des Datenworts und dem Zustand des Bits des Datenworts. Unteranspruch 6 verwende zudem den Plural, womit die ersten und zweiten logischen Zustände verschiedener Datenwörter gemeint seien. Auch ein Datenwort habe durch die Abfolge der Bits einen bestimmten logischen Zustand, nämlich eine bestimmte Kombination von 0 und 1 aus der Menge der durch die Permutation aller Bits darstellbaren möglichen unterschiedlichen binären Datenwörter. Ein Vergleich von Bits innerhalb des Datenworts habe gerade keinen Niederschlag in den Ansprüchen gefunden. Eine solche Auslegung stehe im Widerspruch zu Figur 3, die nur n/2 Invertierereinrichtungen vorsehe, wobei der Parteigutachter der Beklagten gezeigt habe, dass bei dieser patentgemäßen Konstellation nur dann SSN verhindert werde, wenn man die zwei hintereinander übertragenen Datenwörter betrachte, nicht hingegen bei einer Untersuchung der Bits innerhalb des Datenworts. Nach dem Klagepatent sei die Busbreite mit dem Datenwort identisch.

Bei der vorbestimmten Schwelle spiele eine Reduzierung des Stromverbrauchs keine Rolle. Eine zuverlässige Verminderung und Vermeidung von SSN erfolge nur dann, wenn zwei aufeinanderfolgende Datenworte durch den Komparator miteinander verglichen würden.

Die programmierbaren Invertierereinrichtungen sollten unmittelbar also ohne zwischengeschaltetes Element mit dem Ausgang der Komparatoreinrichtung verbunden sein. Die entsprechende Verbindungsleitung solle direkt von der Komparatoreinrichtung zu den Invertierereinrichtungen laufen. Dadurch werde gewährleistet, dass gerade die Komparatoreinrichtung die Invertierer aktivieren könne.

Programmierbar bedeute, dass die Invertierereinrichtung individuell reagieren könne, indem sie eine genügend große Anzahl von Bits verändere.

Selbst im Falle eines Vergleichs einzelner Bits – wenn man der klägerischen Auslegung folgen wolle – solle die im Klagepatent beanspruchte Komparartoreinrichtung nur die Anzahl der Bits mit dem logischen Bitzustand 0 betrachten. Da stets ein Byte betrachtet werde, würden zugleich die Bits mit dem logischen Bitzustand 1 festgestellt.

Das Klagepatent sei nicht standardessentiell.

Die Standards beschrieben einen Invertierer, der vor Übertragung eines Bytes (8 Bit) die Anzahl der Bits in einem Datenwort mit dem Wert 0 mit der Schwelle 4 vergleiche. Wenn die Anzahl der Bits mit dem Wert 0 innerhalb eines Bytes diese Schwelle überschreite, dann werde das Byte invertiert. Es werde immer nur ein Byte isoliert betrachtet. Grund hierfür sei nicht die Vermeidung von synchronem Schaltrauschen, sondern die Reduzierung des Stromverbrauchs (DC = direct current (Gleichstrom)) auf den Datenpins. Die Übertragung von Bits mit dem Wert 0 verbrauche mehr Strom als die Übertragung der Bits mit dem Wert 1. Durch die Begrenzung auf maximal 4 Bits mit dem Wert 0 in einem Datenwort werde der Stromverbrauch reduziert. Auch nur der GDDR5X-Standard – nicht der GDDR5-Standard – spreche von der Reduktion von „noise-induce-jitter“, der Begriff SSN werde aber auch hier nicht verwendet.

In den Standards gehe es um den Vergleich einzelner Bits innerhalb eines Datenwortes und nicht um den klagepatentgemäßen Fall des Vergleiches ganzer Datenwörter. Selbst nach dem klägerischen Verständnis verlangten die Standards ausschließlich, dass die Komparatoreinrichtung hinsichtlich der Anzahl der Bits mit dem logischen Bitzustand 0 feststelle, ob diese die Schwelle von vier überschreite (> 4). Der Schwellenwert gehe also gerade nicht in beide Richtungen (zu viele Bits mit dem Zustand 1). Es werde keine Abweichung zwischen zwei verschiedenen Zahlen berechnet. Bei der Bitreihenfolge 1111 1000 würde nach den Standards keine Invertierung vorgenommen, wohingegen das Klagepatent auch diese Bitfolge als Schwellenüberschreitung ansehe.

In den Standards sei ein Datenwort 32 bzw. 16 Bit lang. Daher werde der logische Zustand eines Bytes ermittelt, nicht der eines Datenwortes im Sinne des Klagepatents. Bei 32 Bits seien zusätzliche Rechenschritte erforderlich, die mehr Strom verbrauchten.

Eine sichere Übertragung des Datenworts und eine zuverlässige Bewertung des Zustands jedes Bits des Datenworts seien in den Standards nicht gezeigt, die keinerlei Bezug auf die Vermeidung von SSN nähmen. Der verringerte Stromverbrauch reiche zur Begründung nicht aus. Insofern sei auch nicht gezeigt, dass eine genügend große Anzahl von Bits des Datenworts verändert werde, um das synchrone Schaltrauschen SSN bei der Übertragung des codierten Datenworts zu vermindern oder zu vermeiden.

Weiter zeigten die Standards keine programmierbare Invertierereinrichtung. Dass die Kodierung nur bei Überschreiten des Schwellenwerts durchgeführt werde, genüge gerade nicht, um eine mögliche Erweiterung oder Anpassung der Invertierereinrichtungen zu zeigen.

Schließlich sei der Ausgang nicht unmittelbar mit den Steueranschlüssen der Invertierereinrichtung verbunden, sondern es sei ein weiteres Element zwischengeschaltet, an das weitere Daten vom Mode Register geleitet würden. Damit ginge eine Störung der Datenleitung einher. Darüber hinaus aktiviere das NOR-Gatter bzw. das Mode-Register die Invertierereinrichtung und somit gerade nicht die Komparatoreinrichtung.

Die Beklagten erheben den kartellrechtlichen Lizenzeinwand. Sie sind der Ansicht, die Klägerin habe durch das Klagepatent eine marktbeherrschende Stellung inne, die sie mit der Erhebung der Klage auf Unterlassung missbrauche. [XXX] Über X der Nachfrage beträfen GPUs, die mit diesen Standards kompatibel seien. [XXX]. HBM, DDR und LPDDR stellten keine Alternative dar, sondern bildeten einen eigenen Technologiemarkt. Die Marktbeherrschung ergebe sich nicht aus dem wirtschaftlichen Wert des Klagepatents bzw. der geschützten Technik, sondern allein aus den Standards, die auf dem Produktmarkt alternativlos seien. Insofern müsse die Datenbusinvertierung zwingend implementiert sein. Allenfalls die Durchführung der Datenbusinvertierung könne wahlweise aktiviert oder deaktiviert werden.

Die Beklagten sind der Ansicht, sie hätten jedenfalls in ihrem Schreiben X ihre Lizenzbereitschaft signalisiert. Es fehle aber an einem FRAND-Angebot der Klägerin. Statt in Verhandlungen einzutreten, habe die Klägerin [XXX]

Dabei sei das Angebot der Klägerin vom X nicht FRAND. Die Klägerin habe ihr Angebot entgegen den Anforderungen des EuGH in der Entscheidung „Huawei Technologies./. ZTE“ nicht ausreichend erläutert. Diese seien im Streitfall bereits deshalb anwendbar, weil es sich um einen vereinbarten Industriestandard handele, für den das Klagepatent essentiell sein solle. Anders als ETSI kenne die hier maßgeblich Standardisierungsorganisation JEDEC jedoch keine Deklarierungspflichten. Die Anzahl standardessentieller Patente für den Bereich der Speicher- und Speicherschnittstellentechnologie sei nicht bekannt. Einfache Datenbankrecherchen wiesen je nach Suchbegriff im hier relevanten Bereich der Speichertechnologie mehrere tausend bis über hunderttausend Patente bzw. Patentfamilien auf. Davon ausgehend habe die Klägerin es versäumt, den wirtschaftlichen Wert des zu lizenzierenden Portfolios oder auch nur des Klagepatents zu erläutern. Dieser Wert dürfe [XXX] Es fehlten auch Erläuterungen zur Standardessentialität der zu lizenzierenden Patente. Den Ausführungen der Klägerin zur üblichen Lizenzierungspraxis fehle jeder Bezug zur zu lizenzierenden Technologie und zum jeweiligen Schutzrechtsportfolio: Es gebe keine übliche Lizenzierungspraxis – weder in der Halbleiterindustrie, noch für GPUs. Gleichwohl könne die Klägerin jedenfalls zu ihrem Portfolio vortragen. Aber nicht einmal claimcharts seien vorgelegt worden. Dass die Erläuterung der Art und Weise der Lizenzberechnung, insbesondere des Wertes des Portfolios mit Schwierigkeiten verbunden sei, enthebe die Klägerin jedenfalls nicht ihrer Darlegungs- und Beweislast – auch im Fall einer standalone-Analyse. Denn die von der Klägerin bislang abgeschlossenen Lizenzverträge seien – wie auch die Klägerin zugebe – nicht vergleichbar, allein schon weil [XXX] Sie – die Beklagten – hätten sogar mehr geboten.

Die Lizenzangebote der Beklagten seien FRAND. [XXX]

Schließlich werde sich das Klagepatent nicht als rechtsbeständig erweisen.

Das Klagepatent sei gegenüber der Veröffentlichung von [XXX] und der Veröffentlichung von [XXX] nicht neu. Im Übrigen sei die in Anspruch 1 und 11 des Klagepatents geschützte Lehre nicht ursprungsoffenbart, so dass der Nichtigkeitsgrund der unzulässigen Erweiterung eingreife.

Wegen der weiteren Einzelheiten des Sach- und Streitstandes wird auf die zwischen den Parteien gewechselten Schriftsätze sowie auf die zu den Akten gereichten Unterlagen Bezug genommen.

Die Klage ist zulässig und begründet.

Die Klägerin hat einen Anspruch gegen die Beklagten auf Auskunft, Rechnungslegung, Unterlassung, Rückruf und Vernichtung – insofern nur gegen die Beklagte zu 2) –, sowie Feststellung der Schadensersatzpflicht aus Art. 64 EPÜ i.V.m. §§ 139 Abs. 1, Abs. 2, 140a, 140b PatG i.V.m. §§ 9, 10 PatG, §§ 242, 259 BGB wegen unmittelbarer und mittelbarer Verletzung des Klagepatents (dazu unter I.-V.). Der Zwangslizenzeinwand greift mangels Marktbeherrschung nicht durch (dazu unter VI.). Eine Aussetzung des Rechtsstreites ist ebenfalls nicht angezeigt (dazu unter VII.)

I.

Die Klägerin ist aktivlegitimiert.

Unstreitig war die X zu Beginn des Zeitraums, für den Auskunft, Rechnungslegung sowie Schadensersatz geltend gemacht werden (seit dem 1. Januar 2013), eingetragene Inhaberin des Klagepatents.

Die X übertrug das Klagepatent mit Wirkung zum 9. Oktober 2014. Dies ergibt sich aus dem Erwerbsvertrag (Anlage AR A 10 a) nebst Anlagen und Vollzugsprotokoll (Anlage AR A 11a). Nachdem die Klägerin diese nur noch geringfügig geschwärzt vorgelegt hat, haben die Beklagten dies nicht weiter bestritten. Inhalt der Übertragung waren dabei auch Auskunfts- und Schadesersatzansprüche für die Vergangenheit, wie sich aus dem Wortlaut des Übertragungsvertrages ergibt.

Anschließend übertrug die X mit Wirkung zum 6. Juli 2015 das Klagepatent einschließlich der Ansprüche aus dem Klagepatent, darunter die Ansprüche auf Schadensersatz und Auskunft, auf die Klägerin. Dabei ergibt sich aus der Definition der „Patent Rights“ im Übertragungsvertrag (S. 2 der Anlage AR A 12), dass die Übertragung aller sich aus den Patenten ergebenden Rechte – und somit auch des Auskunftsanspruchs – auch für die Vergangenheit bezweckt war.

Diesen Vertrag unterzeichneten auf Seiten der X die Herren X und X. Es kann dabei dahinstehen, ob Herr X und Herr X die für die Unterzeichnung erforderliche Vollmacht besaßen. Denn jedenfalls ist die Bestätigungserklärung (vorgelegt als Teil der Anlage AR A 51) von Dr. X und Dr. X als konkludente Genehmigung des Geschäfts gem. § 177 Abs. 1 BGB auszulegen. Die Bestätigung wurde in Kenntnis des Übertragungsgeschäfts ausgesprochen und lässt den Willen, an das Geschäft gebunden zu sein, erkennen. Die Unterzeichner Dr. X und Dr. X hatten zudem als Prokuristen die erforderliche Vertretungsmacht, eine solche Erklärung abzugeben.

Die Vollmacht des Herrn X, der das Geschäft auf Klägerseite abschloss, ergibt sich aus dem als Anlage AR A 28 vorgelegten Protokoll der Vorstandssitzung. Dass der von Herrn X unterzeichnete Übertragungsvertrag keine substantiellen Änderungen gegenüber dem in der Vorstandssitzung besprochenen Vertragsentwurf aufwies, begegnet keinen Zweifeln mehr, nachdem die Klägerin unbestritten vorgetragen hat, dass es sich bei der Vorstandssitzung um eine Telefonkonferenz handelte, die zeitlich unmittelbar vor der Unterzeichnung des Übertragungsvertrages am selben Tage erfolgte. Dies gilt umso mehr, als die Klägerin auch eine von all ihren X Direktoren unterzeichnete Bestätigung der Vollmacht des Herrn X vorgelegt hat (Anlage AR A 52a), die zudem als nachträgliche Genehmigung des Geschäfts aufgefasst werden kann.

II.

Das Klagepatent betrifft allgemein die Datenkommunikation zwischen elektrischen Bausteinen und im Besonderen ein Konzept, um eine Datenkommunikation zwischen elektronischen Bausteinen auch bei hohen Taktfrequenzen über einen Datenbus sicher und zuverlässig gewährleisten zu können.

Das Klagepatent erläutert zunächst die große Bedeutung von Speicherbausteinen und deren Verbindungsstrukturen (Datenbusse) zu anderen Systemkomponenten für die Leistungsfähigkeit des gesamten elektronischen Systems. Die maximale Übertragungsrate – ein wichtiges Leistungsmerkmal von Datenbussen – ergibt sich aus der Bustaktfrequenz (Anzahl der Bustakte pro Datentransfer) und der Busbreite (sie bestimmt die Anzahl der pro Transfer übertragenen Bytes). Eine Leistungssteigerung der Datenübertragung wird herkömmlich über eine Erhöhung der Bustaktfrequenz oder über eine Vergrößerung der Busbreite erreicht. So hat sich im Verlauf von sieben Jahren die Bustaktfrequenz bei DRAMs (Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zugriff) von ca. 20 MHz auf 400 MHz gesteigert. Das Klagepatent sieht bei schnelleren und komplexeren elektronischen Systemen zukünftigen Bedarf an sicherer und zuverlässiger Kommunikation der Systemkomponenten und Bausteine mit immer höheren Frequenzen und breiteren Datenbussen.

Das Klagepatent erläutert das hier adressierte Problem bei der Datenkommunikation anhand der Figuren 1A und 1B, die nachfolgend eingeblendet werden.

[Bilddarstellung wurde entfernt]

In dem in Figur 1A dargestellten parallelen Datenbus werden unterschiedliche Bitsignale S1 bis S3 in drei Taktzyklen à 5 Nanosekunden übertragen. Im dritten Taktzyklus wechseln alle drei Datensignale S1 bis S3 gleichzeitig von dem logischen Signalwert 0 auf den logischen Signalwert 1. Wenn ein Großteil der Signalwerte von einem Datenwort zu dem nächsten gleichzeitig wechseln, dann – so das Klagepatent – ist in der Praxis zu beobachten, dass unterschiedliche Verzögerungen in der Anstiegszeit der einzelnen Signalflanken der Datensignale auf den einzelnen Busleitungen des Datenbusses auftreten. Grund hierfür ist, dass bei einem gleichzeitigen Schalten in die gleiche Richtung die Stromzufuhr der zugeordneten Ausgangstreiber für die einzelnen Busleitungen des Datenbusses erhöht werden muss. Dies führt aufgrund von unvermeidbaren Leitungsbahnwiderständen und Induktivitäten zu bausteininternen Spannungseinbrüchen der Versorgungsspannung in dem elektronischen Baustein, wodurch dessen Ausgangssignal und damit das zu übertragende Datensignal des sendenden elektronischen Bausteins maßgeblich beeinträchtigt werden kann. Dieser Effekt wird als synchrones Schaltrauschen „SSN“ (SSN = Synchronous Switching Noise) bezeichnet.

Figur 1B zeigt eine theoretische Darstellung davon, wie sich zahlreiche Einzeltaktsignalwerte von vielen Signalen über viele Taktzyklen, die mit Zufallsdaten betrieben werden, einander überlagern. Durch diese Überlagerung ergibt sich ein sog. Datenauge, das als Indikator für die Signalqualität bei der Datenübertragung dient. Das Datenauge gibt an, in welchem Zeitraum bezogen auf den Taktzyklus alle Signalwerte, die über den Datenbus übertragen werden, stabil sind. In diesen Zeitraum kann ein Baustein die Eingangssignale an seinen Eingängen bewerten, da ansonsten unter Umständen ein falscher Signalwert ausgelesen bzw. interpretiert werden würde. Im Idealfall sollte das Datenauge möglichst rechteckig sein, d.h. den idealen Rechteckverlauf der zu übertragenden Datensignale wiedergeben, nach dem die Signalflanke optimal erkennbar ist. In der Figur 1B beträgt das Datenauge und damit der effektive Zeitraum zur korrekten Datenauswertung lediglich 2 Nanosekunden. Das Klagepatent sieht bei zukünftigen komplexeren Systemen ein Problem darin, dass bei erhöhter Taktfrequenz und größerer Busbreite das Datenauge möglicherweise gänzlich verschwindet. In einem solchen Fall ist keine zuverlässige Signalübertragung über den Datenbus mehr möglich. Dies hat zur Folge, dass eine erwünschte und erforderliche Erhöhung der Taktfrequenz und der Bit-Breite der Datensignale aufgrund der genannten Probleme für zukünftige elektronische Systeme nicht mehr realisiert werden kann und somit die Systemgrenzen elektronischer Systeme bald erreicht sein werden. Darüber hinaus ist zu beachten – so das Klagepatent weiter –, dass das Datenauge auch durch andere Effekte wie Signalleitungskopplungen, Designunsymmetrien auf Sender- und Empfängerseite, etc. verringert wird. Auch dies kritisiert das Klagepatent als nachteilig, weil diese Effekte die Datenübertragung beeinträchtigen.

Im Stand der Technik wurde SSN nur durch allgemeine schaltungstechnische Maßnahmen bekämpft, indem möglichst gute und voneinander unabhängige Spannungsversorgungen der einzelnen Ausgangssignaltreiber der elektronischen Bausteine auf einem elektronischen Halbleiterbaustein vorgesehen wurden. Daran kritisiert das Klagepatent, dass diese Verfahren an ihre technischen Grenzen stoßen und derzeit nicht mehr oder nur mit sehr hohem Aufwand verbessert werden.

Das Klagepatent nennt aus dem Stand der Technik verschiedene wissenschaftliche Veröffentlichungen. „Data Encoding to Prevent Crosstalk Delay“ von Bret Viktor beschäftigt sich mit der Datencodierung zur Verhinderung einer Nebensprechverzögerung. Aufgrund von kapazitiver Kopplung zwischen On-Chip-Verdrahtungen wegen nicht verringerter Verdrahtungshöhe kommt es zu Nebensprechen von digitalen Leitungen, die eine effektive Laufzeitverzögerung der Signale hervorrufen kann. Diese Verzögerung nimmt einen immer größeren prozentualen Anteil der Taktperiode an, und kann daher laut dem Klagepatent zu einem begrenzenden Faktor für die Taktgeschwindigkeit werden. Die Veröffentlichung „Optimization of error detecting codes for the detection of crosstalk originated” von Favalli und Metra befasst sich mit der Optimierung von Fehlererfassungs-Codes, insbesondere gewichtungsbasierten Codes für die Erfassung von Fehlern, die durch Nebensprechen hervorgerufen werden.

Die Veröffentlichung „The Myth of Ground Bounce Measurements and Comparisons“, Application Note AN-147, Integrated Device Technology, Inc. 1996, S. 89-98 von Hronik bezieht sich auf das synchrone Umschaltrauschen in Folge von Massepotentialsprüngen, das am stärksten auftritt, wenn alle Ausgänge des Chips gleichzeitig umschalten.

Vor diesem Hintergrund besteht die Aufgabe der vorliegenden Erfindung darin, einKonzept zur sicheren und zuverlässigen Datenkommunikation zwischen zwei elektronischen Bausteinen zu schaffen.

Zur Lösung dieser Aufgabe schlägt das Klagepatent nach Anspruch 1 eine Vorrichtung mit folgenden Merkmalen vor:

1.

Codierer (16),

1.1

zum Codieren eines Datenworts mit einer Vielzahl von Bits,

1.2

um bei einer Übertragung des Datenworts bezüglich eines Synchronen Schaltrauschens SSN eine zuverlässige Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten.

1.3

Jedes Bit des Datenworts ist auf einer Busleitung eines Datenbusses (14) mit einer Mehrzahl von Busleitungen parallel übertragbar.

1.4

Jedes Bit kann einen von zwei Zuständen annehmen.

2.

Der Codierer weist folgende Merkmale auf:

2.1

eine Komparatoreinrichtung (30) zum Untersuchen des Datenworts,

2.1.1

um festzustellen, ob eine erste Anzahl von Bits mit einem ersten logischen Zustand des Datenworts von einer zweiten Anzahl von Bits mit einem zweiten logischen Zustand des Datenworts um mehr als eine vorbestimmte Schwelle abweicht;

2.1.2

die vorbestimmte Schwelle ist gewählt, um bei einer Unter-schreitung der vorbestimmten Schwelle eine sichere Übertragung des Datenworts bezüglich einer zuverlässigen Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten;

2.1.3

die Komparatoreinrichtung (30) weist einen Komparatorausgang auf;

2.2

eine Einrichtung zum Ändern des Zustands einer Mehrzahl von Bits des Datenworts, um ein codiertes Datenwort zu erzeugen, wenn das Datenwort die vorbestimmte Schwelle überschreitet,

2.2.1

wobei die Einrichtung zum Ändern eine von der Anzahl von Busleitungen abhängige Anzahl von programmierbaren Invertierereinrichtungen (32) aufweist, um eine genügend große Anzahl von Bits des Datenworts zu verändern, um das synchrone Schaltrauschen SSN bei der Übertragung des codierten Datenworts zu vermindern oder zu vermeiden;

2.2.2

die programmierbaren Invertierereinrichtungen (32) weisen Steu-eranschlüsse auf, die mit dem Komparatorausgang verbunden sind;

2.3

einen Signaltreiber (20), der mit dem Komparatorausgang verbunden ist, zum Übertragen des Ausgangssignals der Komparatoreinrichtung (30) als Hilfsinformation auf einer zusätzlichen Datenleitung (22).

Der Anspruch 11 des Klagepatents betrifft ein Verfahren mit folgenden Merkmalen:

1.

Verfahren

1.1

zum Codieren eines Datenworts mit einer Vielzahl von Bits,

1.2

um bei einer Übertragung des Datenworts bezüglich eines Synchronen Schaltrauschens SSN eine zuverlässige Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten,

1.3

wobei das Datenwort auf einem Datenbus (14) mit einer Mehrzahl von Busleitungen parallel übertragbar ist,

1.4

wobei für jedes Bit eine Busleitung vorgesehen ist, und

1.5

wobei jedes Bit einen von zwei Zuständen annehmen kann,

2.

Das Verfahren weist folgende Schritte auf:

2.1

Untersuchen des Datenworts mit einer Komparatoreinrichtung,

2.1.1

um festzustellen, ob eine erste Anzahl von Bits mit einem ersten logischen Zustand des Datenworts von einer zweiten Anzahl von Bits mit einem zweiten logischen Zustand des Datenworts um mehr als eine vorbestimmte Schwelle abweicht,

2.1.2

wobei die vorbestimmte Schwelle gewählt ist, um bei einer Unterschreitung der vorbestimmten Schwelle eine sichere Übertragung des Datenworts bezüglich einer zuverlässigen Bewertung des Zustands jedes Bits des Datenworts zu gewährleisten,

2.1.3

wobei die Komparatoreinrichtung einen Komparatorausgang aufweist;

2.2

Ändern des Zustands einer Mehrzahl von Bits des Datenworts mit einer Anzahl von programmierbaren Invertierereinrichtungen, um ein codiertes Datenwort zu erzeugen, wenn das Datenwort die vorbestimmte Schwelle überschreitet,

2.2.1

wobei die Anzahl von programmierbaren Invertierereinrichtungen von der Anzahl von Busleitungen abhängt,

2.2.2

um eine genügend große Anzahl von Bits des Datenworts zu verändern, um das synchrone Schaltrauschen SSN bei der Übertragung des codierten Datenworts zu vermindern oder zu vermeiden,

2.2.3

wobei die programmierbaren Invertierereinrichtungen Steueran-schlüsse aufweisen, die mit dem Komparatorausgang verbunden sind; und

2.3

Übertragen des Ausgangssignals der Komparatoreinrichtung mit einem Signaltreiber (20), der mit dem Komparatorausgang verbunden ist, als Hilfsinformation auf einer zusätzlichen Datenleitung.

III.

Die Funktion des klagepatentgemäßen Codierers besteht darin, eine zuverlässige Bewertung des Zustands jedes Bits des zu übertragenden Datenworts bezüglich eines Synchronen Schaltrauschens SSN zu gewährleisten (Merkmal 1.2). Das SSN steht für störende Effekte bei der Datenübertragung, die durch interne Versorgungsspannungseinbrüche hervorgerufen werden, weil das gleichzeitige Schalten identischer Signalwerte in die gleiche Richtung besonders viel Strom verbraucht (Absätze [0005], [0010], [0017], [0019] des Klagepatents; nachfolgend sind Absätze ohne besondere Kennzeichnung solche des Klagepatents). Das Klagepatent möchte SSN vermindern oder vermeiden (Merkmal 2.2.1, Absatz [0017]), damit das Datenauge als Indikator für ein gute Signalqualität erhalten bleibt (Absatz [0006]) und so eine Datenübertragung über einen Datenbus bei hohen Taktfrequenzen sicher durchgeführt werden kann (Absatz [0017]). Letzteres geschieht dadurch, dass der Codierer gezielt solche zu sendenden Datenwörter codiert, die zu einem verstärkten SSN führen (Absatz [0018]). Dafür untersucht der Codierer das zu übertragende Datenwort auf eine zu große Anzahl von Bits mit gleichem Zustand (gleichem Signalwert). Wann die Anzahl zu groß ist, besagt eine vorbestimmte Schwelle (vgl. Merkmale 2.1.1., 2.1.2., Absatz [0019]). Sofern die Schwelle überschritten ist, verändert der Codierer eine genügend große Anzahl von Bits des Datenwortes, so dass die Anzahl an gleichzeitigen Schaltungen in die gleiche Richtung und damit das SSN verringert oder vermieden wird (Merkmal 2.2.1). Für den Fall, dass die Schwelle nicht überschritten wird und die Verteilung der Signalwerte (Anzahl von Bits) in dem zu übertragenden Datenwort eine problemlose Übertragung des Datenworts ermöglicht, erfolgt keine Codierung (vgl. Absatz [0020]).

Dies vorweg geschickt bedürfen im Hinblick auf den Streit der Parteien mehrere Begriffe im Anspruch 1 der Auslegung.

1.

Die Parteien streiten darüber, ob der Codierer nach Anspruch 1 bei der Untersuchung des Datenwortes das zu übertragende Datenwort mit dem unmittelbar davor übertragenen Datenwort vergleicht oder lediglich die Bits innerhalb eines einzigen Datenworts betrachtet.

Der Anspruch erfasst vom Wortlaut her beide Varianten, den Vergleich zweier Datenwörter und den Vergleich der Bits innerhalb eines Datenwortes. So spricht der Anspruch durchgängig von „dem“ Datenwort im Singular (Merkmale 1.1, 1.2, 1.3, 2.1, 2.1.1, 2.1.2, 2.2, 2.2.1) und stellt auf die Anzahl bzw. Mehrzahl der Bits des Datenworts ab, die geändert oder festgestellt werden muss (Merkmale 2.1.1, 2.2). Sofern das Klagepatent in Merkmal 2.1.1. die Feststellung verlangt, dass die erste Anzahl von Bits mit einem ersten logischen Zustand – z.B. 0 – von einer zweiten Anzahl von Bits mit einem zweiten logischen Zustand – z.B. 1 – abweicht, liest sich dies zwanglos auf den Vergleich von 8 Bits, die ein Byte/ein Datenwort darstellen. Der Fachmann sieht sich daher nicht auf das Verständnis beschränkt, dass der erste und zweite logische Zustand zwingend auf unterschiedliche Datenwörter bezogen ist (vgl. Privatgutachten X, Anlage B7, S. 2 f.). Etwas anderes folgt auch nicht aus den Unteransprüchen 2, 3 und 6. Unteranspruch 2 konkretisiert lediglich die vorbestimmte Schwelle, Unteranspruch 3 beschreibt die logischen Zustände als komplementär also gegensätzlich und Unteranspruch 6 nennt eine Komparatoreinrichtung, die die logischen Zustände des Datenworts vergleicht. Auch hier schließt der Plural „Zustände“ nicht aus, dass die komplementären logischen Zustände 0 und 1, die jedes Bit eines Datenworts annehmen kann, miteinander verglichen werden können. Der Vergleich zeigt ebenfalls das Verhältnis der Zustände der 8 Bits zueinander und lässt eine Einschätzung zu, ob sich eine zu hohe Anzahl von Bits mit gleichem logischen Zustand innerhalb des Datenworts befindet.

Ferner beschreibt das Klagepatent beide Varianten auch allgemein: In Absatz [0019] wird der Fall geschildert, in dem der Codierer das zu übertragende Datenwort auf eine zu große Anzahl Bits mit einem gleichen Zustand untersucht und in diesem Fall ein oder mehrere Bits ändert und ein codiertes Datenwort erzeugt, so dass die Anzahl von Bits mit gleichem Zustand unter eine vorbestimmte Schwelle sinkt, die eine sichere Übertragung des Datenworts über den Datenbus gewährleistet. In den Absätzen [0022] und [0024] ist das Vergleichsbeispiel angesprochen, dass der Codierer das zu übertragende Datenwort mit einem vorhergehenden Datenwort, d.h. mit dem unmittelbar davor übertragenen Datenwort vergleicht, um festzustellen, ob die Anzahl gleichzeitiger Schaltvorgängen von identischen Signalwerten zwischen dem noch zu übertragenden Datenwort und dem vorhergehenden Datenwort eine vorbestimmte Schwelle für eine sichere Datenübertragung überschreitet.

Der Anspruch 1 kann nicht so verstanden werden, dass er sogar die Variante erfasst, dass die Bits innerhalb eines Wortes nur „untersucht“ werden, da der Anspruch in Merkmal 2.1 explizit davon spricht, dass die Komparatoreinrichtung zum Untersuchen des Datenworts verwendbar sein muss und demgegenüber der Unteranspruch 6 erst den „Vergleich“ anspricht. Auch wenn die Formulierung „untersuchen“ mit Absatz [0019] korrespondiert und der Begriff „Vergleich“ mit dem „Vergleichsbeispiel“ in Absatz [0022], ist die Zweckangabe in Anspruch 1 weiter zu verstehen. Insofern liegt gerade kein Fall vor, in dem ein Ausführungsbeispiel ausdrücklich nicht beansprucht wurde. Dies bereits deshalb nicht, weil beide Varianten im allgemeinen Teil der Beschreibung der Erfindung erwähnt werden und der Wortlaut des Anspruchs weit gefasst ist.

Vor diesem Hintergrund vermag die Kammer auch dem Verständnis der Beklagten nicht näher zu treten, dass Figur 3 kein klagepatentgemäßes Ausführungsbeispiel sein solle. Sofern die Beklagte aufgezeigt hat, dass im Rahmen der Figur 3 nur dann SSN verhindert oder vermieden wird, wenn die zwei hintereinander übertragenen Datenwörter miteinander verglichen werden, zeigt die Figur 3 eben nur ein Beispiel für eine von zwei Varianten, die der Anspruch 1 erfasst. Damit ist das Ausführungsbeispiel dennoch klagepatentgemäß.

2.

Ein Datenwort besteht nach dem Klagepatentanspruch aus einer Vielzahl von Bits (Merkmal 1.1). Dem Anspruch lässt sich nicht entnehmen, dass eine Abhängigkeit zwischen der Größe des Datenworts und der Busbreite dahingehend besteht, dass die Größe des Datenwortes identisch ist mit der Größe der Busbreite. Merkmal 3.1, wonach jedes Bit des Datenworts auf einer Busleitung eines Datenbusses mit einer Mehrzahl von Busleitungen parallel übertragbar ist, macht keine Angaben über die Größe der Datenbusses. Unerheblich ist insoweit, dass in verschiedenen Ausführungsbeispielen die Bitbreite des Datenbusses der Bitbreite eines zu übertragenden Datenworts entspricht (vgl. Absätze [0033], [0042], [0051] und [0058]). Eine Beschränkung des Anspruchs durch die Ausführungsbeispiele findet nicht statt.

3.

Der Anspruch macht keine konkreten Vorgaben, wie die vorbestimmte Schwelle, mit der die Anzahl der Zustände der Bits eines Datenworts verglichen werden, zu bestimmen ist (Merkmal 2.1.1). Das Merkmal 2.1.2. legt lediglich fest, dass die Schwelle so gewählt ist, dass bei einer Unterschreitung der vorbestimmten Schwelle eine sichere Übertragung des Datenworts – ohne Codierung – möglich ist. Andere Anforderungen stellt der Anspruch nicht auf. Insofern ist es in das Belieben des Fachmanns gestellt, welche Schwelle er wählt, solange sie so gewählt ist, das sie sicherstellt, dass nicht zu viele Bits mit identischem logischen Wert im Datenwort enthalten sind, die ein gleichzeitiges Schalten in die gleiche Richtung zur Folge haben. Denn eine zu hohe Anzahl von Bits mit identischem logischen Zustand fördert SSN, was gerade durch die entsprechende Codierung mittels der Invertierereinrichtungen verhindert werden soll (Merkmale 2.2, 2.2.1). Etwas anderes folgt auch nicht aus der Beschreibung des Klagepatents. Danach ist die vorbestimmte Schwelle ein vorgegebenes Verhältnis zwischen der Anzahl der Bits mit einem ersten logischen Zustand des Datenworts und der zweiten Anzahl von Bits mit einem zweiten logischen Zustand des Datenworts. Das vorgegebene Verhältnis wird in der Praxis nun gewählt, um abhängig von der Bitbreite des Datenworts und der Bustaktfrequenz ein resultierendes Datenauge zu erhalten, das ein sicheres und zuverlässiges Bewerten der übertragenen Signaldaten gewährleistet (Absatz [0038]). Auch wenn laut Merkmal 2.1.1. die Komparatoreinrichtung feststellt, dass die jeweilige Bitanzahl um mehr als eine vorbestimmte Schwelle abweicht, so ist es ausreichend, wenn die Schwelle dahingehend konkretisiert wird, eine bestimmte Anzahl von Bits eines logischen Zustands zu begrenzen. Es bedarf nicht zwingend der Geltung eines Schwellenwerts in beide Richtungen. Sofern die Beklagte meint, der Begriff Abweichung impliziere die Ermittlung einer Differenz zwischen der Anzahl von Bits des ersten Zustands und denen des zweiten Zustands, so liegt diese bei der Bestimmung der Anzahl nur der Bits eines ersten logischen Zustands z.B. (0) aufgrund der festen Länge des gewählten Datenworts automatisch auch für die Bits mit einem zweiten logischen Zustand z.B. (1) vor.

4.

Die anspruchsgemäße Codierung erfolgt durch eine Einrichtung zum Ändern des Zustands einer Mehrzahl von Bits des Datenworts, um ein codiertes Datenwort zu erzeugen – wenn das Datenwort die vorbestimmte Schwelle überschreitet (Merkmal 2.2). Diese Einrichtung weist eine von der Anzahl von Busleitungen abhängige Anzahl von programmierbaren Invertierereinrichtungen auf, um eine genügend große Anzahl von Bits des Datenworts zu verändern, um das synchrone Schaltrauschen SSN bei der Übertragung des codierten Datenworts zu vermindern oder zu vermeiden (Merkmale 2.2.1).

a)

Wie bereits oben ausgeführt, wird SSN durch interne Versorgungspannungseinbrüche hervorgerufen, indem das gleichzeitige Schalten identischer Signalwerte in die gleiche Richtung besonders viel Strom verbraucht (Absätze [0005], [0010], [0017], [0019]). Das gleichzeitige Schalten identischer Signalwerte wird in Abhängigkeit von der vorbestimmten Schwelle durch die Codierung verhindert und sorgt so für eine Verringerung oder Vermeidung von SSN.

Sowohl die erste Variante, dass jedes Datenwort isoliert betrachtet wird, als auch die zweite Variante, dass zwei hintereinander übertragene Datenwörter miteinander verglichen werden, führen grundsätzlich zu einer Reduzierung von SSN. Etwas anderes ergibt sich auch nicht aus dem Klagepatent. Sofern der Privatgutachter der Beklagten anhand eines Beispiels i.V.m mit Absatz [0051] aufzeigt, dass nur die zweite Variante zu einer Verminderung oder Vermeidung von SSN führe, überzeugt dies nicht. So mag es bei dem in seinem Beispiel konkret gewählten Datenworten so sein, dass die Codierung nach der ersten Variante bei einer vorbestimmten Schwelle von einem Verhältnis 1:1 im Vergleich mit der zweiten Variante nicht das Optimum an Reduzierung bringen. Auf diesen Vergleich kommt es dem Klagepatent jedoch gar nicht an. Es genügt nach Merkmal 2.2.1, dass eine genügend große Anzahl von Bits des Datenworts verändert wird, um das SSN zu vermindern oder zu vermeiden. Augenscheinlich lässt das Klagepatent das Verhältnis von jeweils zwei Wechseln in die unterschiedliche Richtung (0 zu 1; 1 zu 0) genügen, um SSN zu reduzieren, da auch hiermit die maximale Anzahl von Signalwechseln in eine Richtung begrenzt ist. Letzteres ist das Wesentliche bei der Vermeidung von SSN (vgl. Privatgutachten X, Anlage B 7, S. 2). Zwar ergibt sich aus dem Anspruch nicht unmittelbar, dass vier Schaltvorgänge in dieselbe Richtung unkritisch sind, aber der Anspruch macht deutlich, dass eine genügend große Anzahl in Abhängigkeit von der vom Fachmann zu bestimmenden Schwelle ausreicht. Dies kann wie Absatz [0051] beispielhaft zeigt, auch ein Verhältnis 1:1 zu sein.

b)

Die Änderungs- bzw. Codiereinrichtung besteht weiter aus einer Anzahl von programmierbaren Invertierereinrichtungen.

Der Anspruch 1 stellt an die Einrichtung zum Ändern einer Mehrzahl von Bits keine besonderen räumlich-körperlichen Anforderungen, sondern beschreibt diese als eine Anzahl von programmierbaren Invertierereinrichtungen. Auch wenn der Wortlaut „Einrichtung […] aufweist“ rein philologisch den Eindruck erweckt, dass es sich dabei um ein gesondertes Bauteil handelt, kann dies, muss aber nicht der Fall sein. Auch keiner anderen Stelle der Klagepatentschrift lässt sich dieses Erfordernis entnehmen. Das Klagepatent verwendet den Begriff der Einrichtung zum Ändern einer Mehrzahl von Bits ausschließlich im Anspruch 1. Auch in dem Verfahrensanspruch 11 ist lediglich von einer Anzahl programmierbarerer Invertierereinrichtungen die Rede. Laut Absatz [0020] im allgemeinen Teil der Beschreibung werden beispielsweise programmierbare Invertierer aktiviert, die den auf ihrer Signalleitung anliegenden Signalwert vor der Zuführung zu den Ausgangstreibern des Senderbausteins invertieren. Im Ausführungsbeispiel der Figur 3 ist ein Codierer dargestellt, bei dem die Komparatoreinrichtung zumindest einen Invertierer, der in eine interne Datenleitung (13) geschaltet ist, aktiviert. Absatz [0051] verhält sich zu der Anzahl der möglichen Invertierer. Unteranspruch 7 stellt klar, dass der Codierer auch nur eine Invertierereinrichtung (32) aufweisen kann.

c)

Die Programmierbarkeit der Invertierereinrichtungen erfordert, dass die Invertierereinrichtungen je nach Vorgabe der Schwelle die Bits invertieren oder nicht (Merkmal 2.2.1; Absätze [0025], [0045], [0049] und [0050]). Diese Vorgabe wird ihnen durch die Komparatoreinrichtung durch Aktivierung mitgeteilt. Dabei erfolgt eine Zuordnung der Invertierereinrichtungen zu Busleitungen. Die Anzahl der Invertierereinrichtungen und der Busleitungen stehen im Zusammenhang (vgl. Merkmal 2.2.1). Das Klagepatent stellt darüber hinaus keine Anforderungen an eine sonstige Erweiterbarkeit oder Anpassbarkeit.

5)

Nach Merkmal 2.2.2 weisen die programmierbaren Invertierereinrichtungen Steueranschlüsse auf, die mit dem Komparatorausgang verbunden sind. Dadurch wird die Feststellung der Schwellenunterschreitung oder -überschreitung von der Komparatoreinrichtung per Signal weitergegeben und die Invertierereinrichtung invertiert die Bits oder eben auch nicht. Auch wenn im Ausführungsbeispiel eine unmittelbare Verbindung der Komparatoreinrichtung durch eine interne Datenleitung 13 mit der Invertierereinrichtung gezeigt ist, ist der Anspruch darauf nicht beschränkt.

IV.

[XXX], § 9 Nr. 1 PatG i.V.m. Art. 64 EPÜ. Da die angegriffene Ausführungsform mit [XXX] Bausteinen, insbesondere mit X kommunizieren kann und daher standardkompatibel ist, verwirklicht sie die klagepatentgemäße Lehre.

1.

[XXX]

2.

Die Standards beschreiben den Read and Write Data Bus Inversion (DBI) Vorgang (Anlage AR 9, S. 78; Anlage AR 16, S. 13; Anlage AR A 29, S. 102). Beim Schreibvorgang, der in den Figuren 70, 10, und 86 in den jeweiligen Standards abgebildet wird, erfolgt die Invertierung DBI unstreitig durch die GPU (die angegriffene Ausführungsform), wobei die Standards nur die Dekodierung (Rückgängigmachung der Invertierung) auf Seiten des Speicherbausteins zeigen. Die Standards stellen damit aber nicht nur technische Anforderungen an den Speicherbaustein, sondern auch an den Grafikprozessor. Dieser muss als Sender der Daten beim Schreibvorgang entscheiden, ob er das zu übertragende Byte invertiert oder nicht, und muss als Empfänger der Daten beim Lesevorgang die umgekehrte Operation durchführen. [XXX] Insofern handelt es sich bei der angegriffenen Ausführungsform um einen Codierer zum Codieren eines Datenworts mit einer Vielzahl von Bits (Merkmale 1., 1.1). Die Standards zeigen in den Figuren 71, 11 und 87 eine Anordnung im Sender (in der angegriffenen Ausführungsform), die eine Komparatoreinrichtung darstellt. Denn die dort zu übertragenden Daten (logical output data) werden durch den sog. 0-count untersucht (determine 0 count in data byte). Die Daten werden in Bytes (je 8 Bits), also in einem Datenwort, übertragen (vgl. Anlage AR 9, S. 78, Anlage AR 16, S. 13; Anlage AR A 29, S. 102: DBIdc wird pro Byte beurteilt). Nach obiger Auslegung schadet es nicht, dass die Busbreiten bei 16 bit bzw. 32 bits liegen. Das Datenwort – hier ein Byte – muss nicht identisch mit der Busbreite sein. Die Anzahl der Bits mit dem Wert 0 innerhalb eines Datenworts werden mit der vorbestimmten Schwelle 4 verglichen (´0´count > 4?). Insofern ist Merkmal 2.1.1. erfüllt. Ebenso ist Merkmal 2.1.2 verwirklicht, weil die Schwelle 4 für die Bits mit dem Wert 0 so gewählt ist, dass ein Byte, dass vier oder weniger als vier Bits mit dem Wert 0 aufweist, nicht invertiert wird, da bereits diese Schwelle genügt, damit der Stromverbrauch an den Datenpins reduziert wird (Anlage AR 9, S. 78; Anlage AR 16, S. 13; Anlage AR A 29, S. 102).

3.

Nach den Standards sind auch die Merkmale 2.2 und 2.2.1 gezeigt.

Die Änderungs- bzw. Codiereinrichtung lässt sich aus den Figuren 71, 11 und 87 anhand der beiden Yes/No-Optionen und der darauffolgenden Entscheidung „DBI_n = ´H´ Don´t invert data byte“ und „DBI_n = ´L´ Invert data byte“ entnehmen. Ergibt die Zähloperation in der Komparatoreinrichtung mehr als vier Bits mit dem Zustand 0 in einem Byte und somit eine Überschreitung der Schwelle, wird der DBI_nWert auf L gesetzt und das gesamte Byte also alle 8 Bits invertiert, sprich kodiert. Damit wird SSN reduziert. Dies ergibt sich einmal bereits aus der allgemeinen Aussage der Standards, wonach die Datenbus-Invertierung den DC-Stromverbrauch (und versorgungsrauschinduzierten „Jitter“) auf die Datenpins/Datensignale reduziert, da die Anzahl der DQ-Leitungen, die einen Niedrig-Pegel führen, auf vier innerhalb eines Bytes begrenzt werden kann (Anlage AR 9, S. 78; Anlage AR 16, S. 13; Anlage AR A 29, S. 102). Der reduzierte Stromverbrauch indiziert bereits das verringerte SSN. Im Übrigen sprechen auch die Messungen des klägerische Privatgutachters X für eine Reduzierung des SSN und eine Vergrößerung des Datenauges von 153ps auf 215ps (vgl. Anlage AR A 15a, S. 23 f.). Damit verwirklichen die Standards die Merkmale 2.2 und 2.2.1.

4.

Die Standards lassen offen wie die Invertierereinrichtungen der GPU konkret ausgestaltet sein müssen. Nach den Anforderungen der Standards im Hinblick auf den Speicherbaustein bedarf es acht Invertierereinrichtungen auf acht Busleitungen. [XXX]. Da die Invertierereinrichtungen die Kodierung nur bei Überschreitung der Schwelle durchführen (s.o.), sind sie auch programmierbar. Der Komparatorausgang ist mit den Steueranschlüssen der Invertierereinrichtungen verbunden. Merkmal 2.2.2 ist damit auch verwirklicht. Unerheblich ist, dass sich zwischen dem Komparatorausgang und den Steueranschlüssen der Invertierereinrichtung das Mode Register befindet. Das Mode Register dient zum An- bzw. Ausschalten der Invertierung. [XXX]

5.

Aus der Verwirklichung aller klagepatentgemäßen Merkmale durch die angegriffene Ausführungsform ergeben sich nachstehende Rechtsfolgen.

a)

Die Klägerin hat gegen die Beklagten einen Anspruch auf Unterlassung nach Art. 64 EPÜ i.V.m. § 139 Abs. 1 PatG. Mit dem Vertrieb der angegriffenen Ausführungsform benutzen die Beklagten die klagepatentgemäße Erfindung.

b)

Der Klägerin steht gegen die Beklagten ein Anspruch auf Rechnungslegung und Auskunft aus § 140b Abs. 1 PatG i.V.m. Art. 64 EPÜ, §§ 242, 259 BGB zu. Der An-spruch auf Auskunft über die Herkunft und den Vertriebsweg der angegriffenen Ausführungsform ergibt sich aufgrund der unberechtigten Benutzung des Erfin-dungsgegenstands unmittelbar aus § 140b Abs. 1 PatG, der Umfang der Auskunfts-pflicht aus § 140b Abs. 3 PatG. Die weitergehende Auskunftspflicht und die Ver-pflichtung zur Rechnungslegung folgen aus §§ 242, 259 BGB, damit die Klägerin in die Lage versetzt wird, den ihr zustehenden Schadensersatzanspruch zu beziffern. Die Klägerin ist auf die tenorierten Angaben angewiesen, über die sie ohne eigenes Verschulden nicht verfügt, und die Beklagten werden durch die von ihr verlangten Auskünfte nicht unzumutbar belastet.

c)

Die Klägerin hat gegen die Beklagten einen Anspruch auf Rückruf der angegriffenen Ausführungsformen aus den Vertriebswegen, da die Beklagten mit der angegriffenen Ausführungsform die klagepatentgemäße Erfindung im Sinne von § 9 S. 2 Nr. 1 PatG benutzen, ohne dazu berechtigt zu sein, § 140a Abs. 3 PatG i.V.m. Art. 64 EPÜ. Für die Unverhältnismäßigkeit des Anspruchs bestehen keine hinreichenden Anhaltspunkte.

d)

Der Klägerin steht auch ein Vernichtungsanspruch nach § 140a Abs. 2 PatG i.V.m. Art. 64 EPÜ gegen die Beklagte zu 2) zu. Er setzt voraus, dass der auf Vernichtung in Anspruch genommene Verletzer im Zeitpunkt der letzten mündlichen Verhandlung noch Besitzer und/oder Eigentümer der schutzrechtsverletzenden Erzeugnisse ist, die während der Laufzeit des Klagepatents in seinen Besitz oder Eigentum gelangt sind und sich noch dort befinden. Anhaltspunkte, dass dies nicht der Fall sei, liegen nicht vor.

e)

Die Klägerin hat gegen die Beklagten dem Grunde nach einen Anspruch auf Zahlung von Schadensersatz aus § 139 Abs. 1 und 2 PatG i.V.m. Art. 64 EPÜ, weil die Beklagten die Patentverletzung schuldhaft begingen. Als Fachunternehmen hätten die Beklagten die Patentverletzung bei Anwendung der im Geschäftsverkehr erforderlichen Sorgfalt zumindest erkennen können, § 276 BGB. Es ist auch nicht unwahr-scheinlich, dass der Klägerin als Inhaberin des Klagepatents durch die Patentverlet-zung ein Schaden entstanden ist. Das für die Zulässigkeit des Feststellungsantrags gemäß § 256 Abs. 1 ZPO erforderliche Feststellungsinteresse ergibt sich daraus, dass die Klägerin derzeit nicht in der Lage ist, den konkreten Schaden zu beziffern und ohne eine rechtskräftige Feststellung der Schadensersatzpflicht die Verjährung von Schadensersatzansprüchen droht.

V.

Darüber hinaus hat die Klägerin Ansprüche aus Art. 64 EPÜ i.V.m. §§ 10, 139 Abs. 1, 2, 140a, 140b PatG i.V.m. §§ 242, 259 BGB. Angebot und Lieferung der standardkompatiblen angegriffenen Ausführungsform stellen eine mittelbare Verletzung des Verfahrensanspruchs 11 dar.

1.

Im Hinblick auf die Auslegung des Anspruchs 11 wird auf die obigen Ausführungen zur unmittelbaren Verletzung Bezug genommen.

2.

Bei der angegriffenen X handelt es sich um ein Mittel, das sich auf ein wesentliches Element der Erfindung bezieht. Hierfür ist Voraussetzung, dass es geeignet ist, mit einem Element bei der Verwirklichung des geschützten Erfin-dungsgedankens funktional zusammenzuwirken. Wesentlich ist ein Element der Erfindung regelmäßig bereits dann, wenn es Bestandteil des Patentanspruchs ist (BGH, GRUR 2004, 758 – Flügelradzähler). Unzweifelhaft trägt die angegriffene GPU zum erfindungsgemäßen Leistungsergebnis bei (vgl. BGH, GRUR 2007, 769 – Pipettensystem). Kern der Erfindung ist eine bestimme Form des Codierens eines Datenworts. [XXX]

3.

[XXX] Die angegriffene Ausführungsform ist standardkompatibel und führt daher die klagepatentgemäßen Verfahrensschritte durch. Insofern wird auf die Ausführungen der Kammer zur unmittelbaren Verletzung verwiesen, da sich hier die gleichen Streitfragen stellen.

2.

Die Verwendungsbestimmung der angegriffenen Ausführungsform ist schließlich offensichtlich.

§ 10 Abs. 1 PatG setzt in subjektiver Hinsicht voraus, dass der Lieferant die Eignung des Mittels und seine Verwendungsbestimmung kennt bzw. aufgrund der Umstände offensichtlich ist, dass die angebotenen und/oder gelieferten Mittel dazu geeignet und bestimmt sind, für die Benutzung der geschützten Erfindung verwendet zu werden (BGH, GRUR 2006, 839 – Deckenheizung; OLG Düsseldorf, Urteil vom 13.02.2014, Az. 2 U 93/12 Folientransfermaschine). Insofern genügt es, wenn aus der Sicht des Dritten hinreichend sicher zu erwarten ist, dass der Abnehmer die gelieferten Mittel in patentgemäßer Weise verwenden wird (BGH, GRUR 2006, 839 – Deckenheizung). [XXX] ist hinreichend sicher zu erwarten, dass die Abnehmer die angegriffene Ausführungsform in patentgemäßer Weise verwenden.

3.

a)

Die Klägerin hat gegen die Beklagten einen Anspruch auf Unterlassung nach Art. 64 EPÜ i.V.m. § 139 Abs. 1 PatG. Mit dem Vertrieb der angegriffenen Ausführungsform benutzen die Beklagten ein wesentliches Mittel der Erfindung.

b)

Mit Rücksicht auf die bereits vorgefallenen Angebots- und Vertriebshandlungen haftet die Beklagten der Klägerin gemäß Art. 64 EPÜ, § 139 Abs. 2 PatG im tenorierten Umfang auf Schadenersatz.

Die Beklagten haben schuldhaft gehandelt. Als Fachunternehmen hätten sie dies bei Anwendung der im Geschäftsverkehr erforderlichen Sorgfalt erkennen können, § 276 BGB. Die genaue Schadenshöhe steht derzeit noch nicht fest. Die Klägerin hat deshalb ein rechtliches Interesse daran, dass die Schadenersatzhaftung der Beklagten zunächst dem Grunde nach festgestellt wird (§ 256 ZPO).

Der mittelbare Verletzer hat denjenigen Schaden zu ersetzen, der dem Patentinha-ber durch die unmittelbare Patentverletzung entsteht. Ausreichend für eine schlüs-sige Darlegung eines Schadenersatzanspruches ist es, wenn nach der Lebenser-fahrung eine hinreichende Wahrscheinlichkeit einer unter Verwendung des Mittels begangenen Verletzungshandlung besteht (BGH, GRUR 2013, 713 – Fräsverfahren; GRUR 2006, 839 – Deckenheizung; LG Düsseldorf, 4b O 220/06, Urteil vom 22.02.2007 - Handyspiele). Im vorliegenden Fall sprechen die von den Beklagten verfassten Angebote und der durchgeführte Vertrieb dafür, dass die angegriffene Ausführungsform das klagepatentgemäße Verfahren tatsächlich durchführt.

c)

Damit die Klägerin in die Lage versetzt wird, den ihr zustehenden Schadenersatz-anspruch beziffern zu können, schulden die Beklagten im zuerkannten Umfang Aus-kunft und Rechnungslegung (§ 140b PatG, §§ 242, 259 BGB).

VI.

Der Anspruch auf Unterlassung aus § 139 Abs. 1 PatG ist durchsetzbar. Die Beklagten können sich insofern nicht mit Erfolg auf den kartellrechtlichen Zwangslizenzeinwand berufen. Denn die Geltendmachung des Unterlassungsanspruchs aus dem Klagepatent stellt keine missbräuchliche Ausnutzung einer marktbeherrschenden Stellung im Sinne von Art. 102 AEUV, §§ 19, 20 GWB dar. Die Klägerin hat keine marktbeherrschende Stellung inne.

1.

Marktbeherrschung bedeutet eine wirtschaftliche Machtstellung eines Unternehmens, die dieses in die Lage versetzt, die Aufrechterhaltung eines wirksamen Wettbewerbs auf dem relevanten Markt zu verhindern, indem sie ihm die Möglichkeit verschafft, sich seinen Wettbewerbern, seinen Abnehmern und letztlich den Verbrauchern gegenüber in einem nennenswerten Umfang unabhängig zu verhalten (EuGH Slg. 1978, 207 Rn 65 f – United Brands; Slg. 1979, 461 Rn 38 f – Hoffmann-La Roche; Slg. 2009, I-2369 Rn 103 – France Télécom; WuW 2013, 427 – Astra Zeneca; OLG Düsseldorf GRUR 2017, 1219, 1221 – Mobiles Kommunikationssystem).

a)

Die notwendige Abgrenzung des relevanten Marktes, auf dem Unternehmen konkurrieren, erfolgt in sachlicher und räumlicher Hinsicht nach dem sog. Bedarfsmarktkonzept. Hiernach werden alle Leistungen einem Markt zugeordnet, die aus Sicht der Nachfrager funktionell austauschbar sind (Langen/Bunte/Bardong, KartR Bd. 2, 12 Aufl.: Art. 2 FKVO Rn 47 ff). Demselben sachlichen Markt wird zugeordnet, was aufgrund der jeweiligen Eigenschaften, Preise und Verwendungszwecke aus Sicht der Nachfrager nicht durch andere Produkte bzw. Dienstleistungen substituierbar ist. Zu berücksichtigen ist dabei ein Zusammentreffen mehrerer Faktoren (etwa Marktanteil; Unternehmensstruktur; Wettbewerbssituation; Verhalten auf dem Markt; grds. jedoch nicht der Preis) (OLG Düsseldorf GRUR 2017, 1219, 1222 – Mobiles Kommunikationssystem). Dabei ergibt sich das Vorliegen einer beherrschenden Stellung im Allgemeinen aus dem Zusammentreffen mehrere Faktoren, die jeweils für sich genommen nicht ausschlaggebend sein müssen (EuGH Slg. 1994, I-5641 Rn 47 – DLG). Räumlich stellt das Gebiet der Bundesrepublik Deutschland – wie jeder Mitgliedstaat der Europäischen Union – insoweit zugleich einen wesentlichen Teil des Gemeinsamen Markts dar (OLG Düsseldorf GRUR 2017, 1291, 1222 – Mobiles Kommunikationssystem).

Wird – wie im Streitfall – ein Unterlassungsanspruch aus einem Patent geltend gemacht, stellt regelmäßig der Lizenzvergabemarkt den relevanten Markt dar: Anbieter ist der Patentinhaber, dem allein eine Lizenzvergabe am jeweiligen Patent möglich ist; Nachfrager ist der an der patentgeschützten Technik interessierte Anwender. Grundsätzlich führt jedes Patent zu einem eigenen sachlich relevanten Markt, es sei denn, dass im Einzelfall eine – aus der Sicht der Nachfrager – gleichwertige Technologie für dasselbe technische Problem zur Verfügung steht (OLG Düsseldorf GRUR 2017, 1219, 1222 – Mobiles Kommunikationssystem).

b)

Allerdings ist mit der bloßen Inhaberschaft an einem Patent allein noch keine marktbeherrschende Stellung verbunden. Erhält der Patentinhaber allerdings aufgrund hinzutretender Umstände die Möglichkeit, mittels seiner Monopolstellung wirksamen Wettbewerb auf einem nachgelagerten Markt (hier: auf dem nachgeordneten Produktmarkt für [aufgrund des Patents] lizenzpflichtige Waren/Dienstleistungen) zu verhindern, so liegt eine marktbeherrschende Stellung vor (EuGH GRUR Int 1995, 490 Rn 47 – Magill TVG Guide; WuW 2013, 427 – Astra Zeneca; BGH, NJW-RR 2010, 392 – Reisestellenkarte).

Der Umstand, dass es sich um ein standardessentielles Patent handelt („SEP“), begründet für sich genommen keine hinreichende Bedingung für eine Marktbeherrschung; auf die Standardessentialität allein ist nicht einmal eine (widerlegliche) Vermutung zu stützen, dass der SEP-Inhaber wirksamen Wettbewerb gerade deshalb verhindern kann, weil das SEP aufgrund der Standardessentialität benutzt werden muss, um mit dem Standard kompatible Produkte erzeugen zu können (LG Düsseldorf, Urt. v. 19.1.2016 – 4b O 122/14, BeckRS 2016, 08379; OLG Düsseldorf GRUR 2017, 1219, 1223 – Mobiles Kommunikationssystem m.w.N.). Einem zwingenden Schluss von der Standardessentialität auf eine marktbeherrschende Stellung steht bereits entgegen, dass ein Standard regelmäßig eine hohe Anzahl an Patenten als standardessentiell deklariert, ohne dass all diese Schutzrechte tatsächlich die Wettbewerbsfähigkeit der Waren/Dienstleistungen auf dem nachgeordneten Produktmarkt (entscheidend) beeinflussen. Es bedarf daher in Bezug auf jedes einzelne Patent der auf die Umstände des Einzelfalls abstellenden Beurteilung seiner wettbewerblichen Bedeutung für den nachgelagerten Produktmarkt: Ergibt sich insoweit, dass die Nutzung des jeweiligen SEP geradezu eine Marktzutrittsvoraussetzung begründet, ist eine marktbeherrschende Stellung selbst dann zu bejahen, wenn zwar die aus dem jeweiligen SEP resultierende technische Wirkung die Marktteilnahme nicht entscheidend beeinflusst, jedoch aus technischen Gründen zutrittsrelevante Funktionen nicht genutzt werden könnten, so dass die generelle Interoperabilität/Kompatibiltät nicht mehr gesichert wäre. Entsprechendes gilt, wenn ein wettbewerbsfähiges Angebot ohne eine Lizenz am betreffenden SEP nicht möglich wäre (zB weil für nicht patentgemäße Produkte nur ein Nischenmarkt besteht). An einer marktbeherrschenden Stellung fehlt es jedoch, wenn das SEP eine Technik bereitstellt, die für die Mehrzahl der Nachfrager am betreffenden Produktmarkt allenfalls eine untergeordnete Bedeutung hat. Aus dem zuvor Gesagten folgt umgekehrt, dass mangelnde Standardessentialität eines Patents der Annahme einer Marktbeherrschung nicht zwangsläufig entgegensteht. Standardessentialität eines Patents ist weder hinreichende noch notwendige Bedingung für die Marktbeherrschung. Letztere kann sich auch allein aus einer technischen oder wirtschaftlichen Überlegenheit der patentierten Erfindung ergeben (OLG Düsseldorf GRUR 2017, 1219, 1223 – Mobiles Kommunikationssystem).

c)

Darlegungs- und beweisbelastet für die Voraussetzungen der Marktbeherrschung ist der Lizenzsucher: Dieser hat konkrete Tatsachen vorzutragen, aufgrund derer sich eine Beherrschung des sachlich und räumlich relevanten Markts feststellen lässt. Als potenzielle Endabnehmer können die Mitglieder der Kammer die maßgebliche Verkehrsauffassung selbst bestimmen, ohne dass es des Rückgriffs auf (gerichtlich veranlasste) Marktuntersuchungen bedarf (OLG Düsseldorf GRUR 2017, 1219, 1223 – Mobiles Kommunikationssystem).

2.

Nach diesen Grundsätzen begründet die Inhaberschaft am Klagepatent auf dem hier relevanten Markt für GDDR5/5X/6-kompatible Grafikkarten (unter Außerachtlassung der GDDR5/5X/6 SGRAM-Speicherbausteine) und deren GPU keine marktbeherrschende Stellung der Klägerin. Denn es kann nicht festgestellt werden, dass es sich bei dem Klagepatent im Hinblick auf die angegriffenen Produkte um ein standardessentielles Patent handelt. Es kann daher nicht davon ausgegangen werden, dass das Klagepatent die Klägerin dazu befähigt, wirksamen Wettbewerb auf dem hier relevanten nachgelagerten Produktmarkt zu verhindern.

a)

Der nachgelagerte Produktmarkt umfasst [XXX] Vom Streitgegenstand nicht umfasst und damit auch für den sachlich relevanten Produktmarkt unbeachtlich sind die X Speicherbausteine. Diese befinden sich zwar auch auf den angegriffenen Grafikkarten, sind aber vom Verletzungsvorwurf explizit ausgenommen. Dieser ist allein auf den auf den Grafikkarten befindlichen Grafikprozessor gestützt.

Ob und wie weit der sachliche Markt für Grafikkarten und Grafikprozessoren nach [XXX] unterteilt werden kann, bedarf keiner Entscheidung. Denn unabhängig von der Definition des im Streitfall sachlich relevanten Produktmarktes begründet das Klagepatent auf diesem Markt unter keinem erdenklichen Gesichtspunkt eine beherrschende Stellung.

b)

Das Klagepatent ist im Hinblick auf den sachlich relevanten Markt nicht standardessentiell.

aa)

Die Standards GDDR5/5X/6 betreffen die Standardisierung eines Speicherbausteins, nämlich den Graphics Double Data Rate 5/5X/6 (GDDR5/5X/6) Synchronous Graphics Random Access Memory (SGRAM). Sie definieren Eigenschaften, Funktionen, Packung, Timing, elektrische Charakteristika und Pin-Belegung. Ziel der Standards ist es, ein Minimum an Anforderungen für JEDEC Standard-kompatible GDDR5/5X/6 SGRAM-Geräte zu definieren (vgl. Abschnitt 1 der Anlagen AR A 9, AR A 16, AR A 29). Die Standards stellen damit technische Anforderungen an den GDDR5/5X/6 SGRAM und insbesondere an die Speicherschnittstelle, um die Kompatibilität standardkonformer Geräte zu gewährleisten (vgl. Abschnitt 1 und 2.2 der Anlagen AR A 9 und AR A 29 sowie Abschnitt 1 und 3.1 der Anlage AR A 16). Dies zielt insbesondere auf die Kompatibilität der standardisierten Speicherbausteine mit den sie ansteuernden GPUs. Festzuhalten ist aber, dass der GDDR5/5X/6-Standard an die GPU selbst nur insoweit technische Anforderungen aufstellt, als sie durch die technischen Eigenschaften des GDDR5/5X/6 SGRAM bedingt sind. Dies gilt jedenfalls für die in den Standards normierte READ and WRITE DATA BUS INVERSION (DBI) (Abschnitt 7.11 der Anlage AR A 9, Abschnitt 3.7 der Anlage AR A 16 und Abschnitt 7.12 der Anlage AR A 29).

DBI betrifft die Datenübertragung zwischen der GPU und dem GDDR5/5X/6 SGRAM. Wie bereits ausgeführt, dient DBI der Reduzierung des Stromverbrauchs und des Schaltrauschens bei der Datenübertragung, indem die Anzahl der Datenleitungen mit dem Zustand „low“ auf vier pro Byte begrenzt werden kann. Zu diesem Zweck werden vor der Übertragung eines Bytes sämtliche Bits eines Bytes invertiert, wenn die Anzahl der Bits mit dem Wert „0“ größer vier ist. Um zu kennzeichnen, ob ein Byte invertiert wurde, wird auf einer weiteren Datenleitung ein DBI-Bit übertragen, das dem Empfänger signalisiert, ob DBI erfolgte oder nicht. Zu diesem Zweck wird in den Standards auch die Pin-Belegung für DBI festgelegt (Definition des DBI_n pin für jedes Byte). Nach dem Empfang der Daten wird die Invertierung – soweit sie erfolgte – wieder rückgängig gemacht. Zu berücksichtigen ist ferner, dass bei der Datenübertragung zwischen dem Lesen und Schreiben von Daten zu unterscheiden ist. Beim Lesevorgang werden aus dem GDDR5/5X/6 SGRAM Daten an die GPU übertragen, beim Schreibvorgang überträgt die GPU Daten zur Speicherung an den SGRAM. Die Standards stellen damit nicht nur technische Anforderungen an den GDDR5/5X/6 SGRAM, sondern auch an die GPU. Diese muss als Sender der Daten beim Schreibvorgang entscheiden, ob sie das zu übertragende Byte invertiert oder nicht, und muss als Empfänger der Daten beim Lesevorgang in Abhängigkeit vom übertragenen DBI-Bit die umgekehrte Operation durchzuführen (Abschnitt 7.11 der Anlage AR A 9, Abschnitt 3.7 der Anlage AR A 16 und Abschnitt 7.12 der Anlage AR A 29).

Es ist aber nicht ersichtlich, dass der Standard zwingende Vorgaben dafür enthält, wie die logische Schaltung in der GPU aufgebaut sein muss, mit der DBI durchgeführt wird. Der GDDR5-Standard beschreibt ausdrücklich für den GDDR5 SGRAM unter Verweis auf die Figuren 69 und 70, wie DBI erfolgt. In den GDDR5X/6-Standards ist an dieser Stelle des Standards zwar nur die Rede von „Gerät“ („device“), gleichwohl bezieht sich die Textstelle ausschließlich auf den Speicherbaustein, den GDDR5X/6 SGRAM (Abschnitt 3.7 und Figuren 9 und 10 der Anlage AR A 16 bzw. Abschnitt 7.12 und Figuren 85 und 86 der Anlage AR A 29). Die beiden Figuren zeigen einmal für den Lesevorgang und einmal für den Schreibvorgang eine logische Schaltung, um DBI durchzuführen. Dass es sich nur um die Schaltung innerhalb des Speicherbausteins handeln kann, ergibt sich zum einen daraus, dass für den Lesevorgang die Invertierung und für den Schreibvorgang die umgekehrte Operation gezeigt wird, und zum anderen aus der Anordnung der Schaltung zwischen dem DRAM Core und der Datenbus-Schnittstelle. Die Standards enthalten keine Vorgabe für den Aufbau der logischen Schaltung für DBI innerhalb der GPU. Es ist sogar zweifelhaft, ob die Standards überhaupt eine logische Schaltung für DBI jedenfalls innerhalb des Speicherbausteines vorgeben. Denn die Figuren zeigen nur Beispiele („Example“) der DBI-Logik. Dies bedarf letztlich aber keiner Entscheidung, da die GDDR5/5X/6 SGRAM-Speicherbausteine vom Verletzungsvorwurf explizit ausgenommen sind. Insofern würde es aber ins Bild passen, dass die Rechtsvorgängerin der Klägerin das Klagepatent gegenüber der Standardisierungsorganisation JEDEC nicht als standardrelevant deklariert hat, wobei auch diese Beweggründe letztlich offen bleiben.

bb)

Bereits der Umstand, dass die Standards lediglich die technischen Eigenschaften der GDDR5/5X/6 SGRAMs und die Speicherschnittstelle definieren, weckt grundsätzliche Zweifel an der Standardessentialität des Klagepatents, das lediglich den Codierer bzw. ein Verfahren zum Codieren eines Datenwortes zum Gegenstand hat und ausgehend vom Verletzungsvorwurf allein die GPU einer Grafikkarte betrifft, nicht aber den Speicherbaustein. Tatsächlich ist nach dem [XXX] die Implementierung einer logischen Schaltung in der GPU technisch möglich, die von der in den Standards gezeigten logischen Schaltung abweicht und nicht patentgemäß ist, gleichwohl aber geeignet ist, DBI standardgemäß durchzuführen.

(1)

Die geltend gemachten Ansprüche 1 und 11 des Klagepatents beschreiben nicht nur die Invertierung von Bits eines Datenwortes, sondern enthalten unter anderem mit den Merkmalsgruppen 2.2 auch technische Anforderungen an die logische Schaltung, mit der die Invertierung vorgenommen werden soll. Unter anderem soll eine von der Anzahl von Busleitungen abhängige Anzahl programmierbarer Invertierereinrichtungen vorhanden sein, deren Steueranschlüsse mit dem Ausgang des ebenfalls anspruchsgemäß erforderlichen Komparators verbunden sein sollen.

(2)

Die Invertierung des Datenwortes kann abweichend von der patentgemäßen Lösung, die über den Ausgang des Komparators ansteuerbare, programmierbare Invertierereinrichtungen vorsieht, durch eine Schaltung verwirklicht werden, wie sie in dem Aufsatz „A 50 % Noise Reduction Interface Using Low-Weight Coding“ von Nakamura und Horowitz (Anlage D2 zur Nichtigkeitsklage Anlage B 2) beschrieben ist.

Die alternative logische Schaltung zeichnet sich dadurch aus, dass jedes Bit eines Datenworts auf zwei Datenleitungen vorliegt, wobei jeweils eines der beiden Bits invertiert wird. Im Ergebnis liegt das Datenwort daher einmal im ursprünglichen Zustand und einmal im invertierten Zustand vor. Ein Multiplexer („Sel“) sorgt dann in Abhängigkeit von dem Signal einer Komparatoreinrichtung („Majority Voter“) dafür, dass nur eine Version des Datenwortes auf dem Datenbus übertragen wird – entweder das ursprüngliche Datenwort oder das invertierte Datenwort. Zugleich wird ein weiteres Bit übertragen, das anzeigt, ob es sich um das ursprüngliche oder das invertierte Datenwort handelt.

Diese alternative logische Schaltung macht von der Lehre des Klagepatents keinen Gebrauch. Es ist nicht ersichtlich, dass die Invertierereinrichtungen im Sinne des Klagepatents programmierbar sind. Die in der D2 gezeigten Invertierereinrichtungen in Form invertierender Verstärker werden nicht über Steueranschlüsse von der Komparatoreinrichtung aktiviert, wenn invertiert werden soll, und bleiben im Übrigen inaktiv bzw. werden deaktiviert. Vielmehr werden die Bits auf den Datenleitungen des Buses, die mit den invertierenden Verstärkern verbunden sind, immer invertiert. Gleichzeitig bleiben dieselben Bits auf den anderen Busleitungen unverändert. Erst der Multiplexer entscheidet in Abhängigkeit vom Steuersignal der Komparatoreinrichtung, ob das invertierte Bit oder das nicht invertierte Bit übertragen wird. Insofern verfügen die Invertierereinrichtungen in der D2 auch nicht über Steueranschlüsse. Der Komparatorausgang ist stattdessen mit dem Multiplexer verbunden.

Die invertierenden und nicht-invertierenden Verstärker können auch nicht zusammen mit dem Multiplexer als eine einheitliche Invertierereinrichtung aufgefasst werden. Nach der Lehre des Klagepatents sind vielmehr die Invertierereinrichtungen ihrerseits Teil einer Einrichtung zum Ändern des Zustands einer Mehrzahl von Bits des Datenworts (Merkmal 2.2). Diese Einrichtung soll eine von der Anzahl der Busleitungen abhängige Anzahl von Invertierereinrichtungen aufweisen (Merkmal 2.2.1). Bereits daraus wird deutlich, dass die Invertierereinrichtungen den jeweiligen Busleitungen zugeordnet sind, wie dies auch in der Beschreibung des Klagepatents (vgl. Abs. [0020], [0045] und [0049]) und Figur 3 des Klagepatents dargestellt ist. Damit verbietet sich aber eine zusammenfassende Betrachtung aller Busleitungen mit den daran angeschlossenen Verstärken und dem Multiplexer zu einer einheitlichen Invertierereinrichtung, wie dies die Beklagten vertreten. Denn eine solche Einrichtung ist nicht mehr von der Anzahl der Busleitungen abhängig. Als Invertierereinrichtung ist in der D2 stattdessen der jeweilige invertierende Verstärker anzusehen.

(3)

Die im Aufsatz von X und X (Anlage D2 zur Nichtigkeitsklage, Anlage B 2) offenbarte logische Schaltung kann alternativ in einem Speicher-/Grafikprozessor verwendet werden, um DBI im Sinne der Standards GDDR5/5X/6 durchzuführen.

Die Klägerin hat in der mündlichen Verhandlung nach weiteren Erkundigungen vorgetragen, [XXX]. Damit hat die Klägerin eine zum Klagepatent alternative Lösung aufgezeigt, mit der DBI gemäß den Vorgaben des Standards durchgeführt werden kann. Es lässt sich nach alledem nicht feststellen, dass die Beklagten zwingend auf die patentgemäße Lösung angewiesen sind, um Grafikkarten mit standardkompatiblen Grafikprozessoren anbieten und vertreiben zu können. Es ist aufgrund des X Vortrag der Klägerin vielmehr davon auszugehen, dass mit der Multiplexer-basierten Lösung der D2 eine logische Schaltung zur Verfügung steht, mit der DBI gemäß den GDDR5/5X/6 Standards durchgeführt werden kann, ohne das Klagepatent zu benutzen. Damit fehlt es insoweit an einer marktbeherrschenden Stellung der Klägerin auf dem Markt für Grafikkarten und Grafikprozessoren. Dass die Standards für die GDDR5/5X/6 SGRAM-Speicherbausteine Vorgaben enthalten, die hinsichtlich der DBI-Schaltung – wie gezeigt – eine Benutzung des Klagepatents voraussetzen, kann dahinstehen. Denn die Speicherbausteine sind nicht streitgegenständlich und können zur Begründung einer marktbeherrschenden Stellung nicht herangezogen werden.

VII.

Es besteht keine Veranlassung, den Rechtsstreit im Hinblick auf das Nichtigkeitsverfahren gem. § 148 ZPO auszusetzen. Für die Kammer lässt sich auf der Grundlage des vorgetragenen Sach- und Streitstands die für eine Aussetzung erforderliche hinreichende Erfolgswahrscheinlichkeit der Nichtigkeitsklage nicht bejahen (BGH, GRUR 2014, 1237 – Kurznachrichten).

1)

Das Klagepatent ist neu gegenüber der D2 (Anlagenkonvolut B2, Anlage B3).

Die Merkmale 2.2.1 und 2.2.2. aus Anspruch 1 und die Merkmale 2.2.1 und 2.2.3 aus Anspruch 11 werden nicht unmittelbar und eindeutig offenbart.

Die Invertierung wird mit Hilfe einer Einrichtung durchgeführt, die für jedes Bit des Datenwortes in der Größe von 8 Bits für jede der 8 entsprechenden Busleitungen eine Kombination von einfachem Verstärker, einem invertierten Verstärker und einer Auswahleinrichtung „Sel“, einem sog. Multiplexer, aufweist. Die Auswahleinrichtung empfängt das SiGN-Bit/Vorzeichenbit und gibt in Abhängigkeit davon entweder das von dem einfachen Verstärker gelieferte nicht invertierte Bit oder das von dem invertierenden Verstärker gelieferte invertierte Bit aus. Selbst wenn man sich auf den Standpunkt stellt, dass die Komparatoreinrichtung und die Invertierereinrichtungen in einer Einrichtung vereint seien können, fehlt es hier an einer programmierbaren Invertierereinrichtung (Merkmale 2.2.1) bzw. an einem Steueranschluss (Merkmale 2.2.2/2.2.3). Nach der Lehre des Klagepatents sind die Invertierereinrichtung programmierbar, weil sie mittels der mit dem Komparatorausgang verbundenen Steueranschlüsse im Falle einer notwendigen Invertierung aktiviert werden oder anderenfalls deaktiviert werden/bleiben. Insofern unterscheidet sich die in der D2 offenbarte Lösung: Die dort gezeigte Auswahleinrichtung aktiviert die Invertierer nicht, sondern der invertierende Verstärker ist permanent aktiviert. Die Auswahleinrichtung entscheidet nur, welches Bit – invertiert oder nicht invertiert – letztlich durchgelassen wird. Insofern zeigt die D2 keine Invertierereinrichtungen, die über Steueranschlüsse verfügen, weil diese nicht gesteuert (an-/ausgeschaltet) werden. Sondern es wird lediglich der Multiplexer gesteuert, nämlich dahingehend welche Bits welchen Verstärkers er durchschaltet. Gleichzeitig sind die Invertierereinrichtungen auch nicht programmierbar, wobei auf die Ausführungen zur D2 im Rahmen des Zwangslizenzeinwandes verwiesen wird.

2)

Das Klagepatent ist auch neu gegenüber der D3.

Auch hier werden die Merkmale 2.2.1 und 2.2.2. aus Anspruch 1 und die Merkmale 2.2.1 und 2.2.3 aus Anspruch 11 nicht unmittelbar und eindeutig offenbart.

Die D3 zeigt eine Kombination aus einem invertierenden Verstärker und einer zugeordneten Auswahleinrichtung. Das Ausgangsbit wird einer Auswahleinrichtung zugeführt, die in Abhängigkeit von dem Bitwert des Ausgangsbits eine Hälfte der Bits des Datenwortes mit Hilfe von einer entsprechenden Anzahl von invertierenden Verstärkern invertiert oder nicht. Die andere Hälfte der Bits wird in keinem Fall invertiert. Die D3 zeigt daher keine programmierbare Invertierereinrichtungen, die Steueranschlüsse aufweisen, die mit dem Komparatorausgang verbunden sind. Auch hier ist der invertierende Verstärker dauerhaft aktiv und wird nicht selektiv aktiviert oder deaktiviert.

3)

Schließlich kann die Kammer auch keine unzulässige Erweiterung in der erteilten Anspruchsfassung 1 gegenüber der WO X (Anlage D5) erkennen.

Zu Recht führt die Beklagte selbst aus, dass die Zulässigkeit der Bewertung des Bitzustands im Hinblick auf das synchrone Schaltrauschen ebenso wie die Verminderung des synchronen Schaltrauschens in der Beschreibung bereits offenbart wird. Darüber hinaus ergibt sich unter anderem auch aus der Beschreibung ganz allgemein (S. 6, Z. 19 ff.), dass, um ein gleichzeitiges Umschalten einer zu großen Anzahl identischer Signalwerte zu vermeiden, der Codierer ein Bit oder mehrere Bits des Datenworts ändert, um ein codiertes Datenwort zu erzeugen, so dass die Anzahl von Bits mit einem gleichen Zustand unter eine vorbestimmte Schwelle sinkt, die eine sichere Übertragung des Datenworts über den Datenbus gewährleistet. Davon ist aber auch eine Bestimmung dergestalt erfasst, das z.B. nur geprüft wird, ob zu viele Bits mit einem logischen Zustand 1 vorliegen.

VIII.

Die nicht nachgelassenen wechselseitigen Schriftsätze der Parteien vom 1. März 2019, 11. März 2019 und 25. März 2019 geben keinen Anlass zur Wiederöffnung, §§ 296a, 154 ZPO.

XI.

Die Kostenentscheidung richtet sich nach §§ 91 Abs. 1, 92 Abs. 2 Nr. 1, 269 Abs. 3 S. 2 ZPO. Die Entscheidung über die vorläufige Vollstreckbarkeit beruht auf § 709 ZPO. Der substantiierte Vortrag der Beklagten hinsichtlich des zu erwartenden Vollstreckungsschadens ist seitens der Klägerin unwidersprochen geblieben. Daher war die Sicherheitsleistung im aus dem Tenor ersichtlichen Umfang heraufzusetzen. Auf Antrag der Klägerin waren Teilsicherheiten für die einzelnen titulierten Ansprüche festzusetzen, §§ 709, 108 ZPO.

Der Streitwert wird auf X festgesetzt.